本連載はHisa Ando氏による連載「コンピュータアーキテクチャ」の初掲載(2005年9月20日掲載)から第72回(2007年3月31日掲載)までの原稿を再掲載したものとなります。第73回以降、最新のものにつきましては、コチラにて、ご確認ください。
この遅延時間の図は一例であるが、下の図のように入力容量10fFのインバータで長さ1mmの配線を通して信号を伝送すると、負荷容量は配線が100fF、次段のインバータの入力容量が10fFであり、Total Effortは11となる。65nmプロセスでTotal Effort=4の遅延が16psとすると、インバータの遅延が44ps、配線のRC遅延が209psで、概算であるが合計253psの遅延となる。
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リピータの挿入
一方、配線を3分割すると各配線の容量は33.3fFで次段のインバータの入力容量を加えて43.3fFとなり、Total Effortは4.33でインバータの遅延は17.3psである。それに配線のRC遅延の209ps/9=23.2psを加えて40.5ps、これが3区間あるので合計で121.5psの遅延となり、リピータ無しの場合に比べて遅延時間はほぼ半減する。更に配線を細分化し、5区間に分割すると100ps程度まで遅延を短縮することができる。但し、5区間に分割すると配線容量が100fFに対してインバータの入力容量の合計は50fFとなり、信号を伝送するために充放電する総容量が1.5倍となり消費電力も約1.4倍に増加する。
この分割を更に細かくしても遅延時間は改善されず、総容量が増加して消費電力が増大するだけであり、この上層配線では100ps/mm程度が遅延時間の下限である。
しかし、配線の抵抗Rは配線の幅を増すと減少する。一方、配線の寄生容量は、上下の層の他の配線との間の寄生容量と、同一層内での隣接する配線との間の寄生容量があるが、後者の方が大きな比率を占めている。このため、配線の幅を広くすると、抵抗はそれに反比例して減少するのに対して、容量の増加は比例より小さくなり、結果としてRCの積が減少し遅延が減少する。上記の210nmピッチの上層の配線の場合は、リピータの挿入を最適化しても100ps/mm程度が限界であったが、配線のピッチを広げて抵抗を減らしたり、隣接配線との距離を増加して容量を減らしたりするとRCの積を減少させることが出来、最適なリピータ挿入と組み合わせることにより、1mmあたりの伝送遅延時間を減らすことが出来る。
上記で使った1mmあたりのRC遅延の値はITRSロードマップが示す最小ピッチの配線の場合のものであり、上層でも下層の1.5倍程度の配線ピッチになっている。しかし、第22回で掲載した配線の断面写真を見ると、下層に比べて中間層は2倍程度の配線ピッチであり、上層は更にピッチが広く、かつ、配線層も厚いので抵抗も減少している。このような配線の場合はRC遅延は1mmあたり50～100ps程度に小さくなり、リピータを使うことにより更に半分程度の遅延を実現することが出来る。
しかし、配線ピッチを広げると単位面積に収容できる配線の長さが減少することと、配線幅を広げた場合は、容量増により消費電力も増加するというコストを払う必要がある。
