2019年はどうなる？ PCテクノロジートレンド - その1 プロセス TSMC／Samsung編

皆様、あけましておめでとうございます。本年もよろしくお願いします。

2018年の自作PC界は、AMDの猛攻とIntelの迎撃というなかなかに凄まじい1年であった。一方、GPUはGeForce RTXシリーズが唯一の新顔といった感じで、あまり面白みはなかった。

SSDに関しては3D NANDに加えてついにQLC(Quad Level Cell)のNANDまで投入され、低価格化と大容量化が進んだことで、結果としてラインナップが大幅に増え、総じて楽しい1年だったとして良いのではないかと思う。

ということで2019年はどうなるのか？ まずはプロセスから紹介する。

• Photo01:机の脇でくつろぐ2人。画面見えないからどけ＞茶色

世界最大のファウンダリではあるのだが、PCとの関係は意外に薄い。NVIDIAのGeForceシリーズと、チップセットをはじめとした周辺機器関連くらいで、メインとなるのはスマートフォン向けのSoCだった。

しかし、AMDが7nm世代でGlobalfoundriesからTSMCに乗り換えたことで、俄然PCマーケットでも存在感が増した。2018年初頭までの動向は昨年の PCテクノロジートレンドにまとめた通りなので、ここからのUpdateを。

Photo02は2018年10月に行われたArm TechCon 2018のスライドで、TSMCの「マーケット別プロセス」の動向である。2017年の資料と比較すると、N10(10nm)が完全に消え、代わりにN5(5nm)が入っている。

• Photo02:このセッションは、TSMCの自動車向けプロセスを説明したもので、あまり詳細な話はなかった。ちなみにDesign StartはあくまでもArmの提供するIPの開発キットである。要するにN10向けのDesign Startがない、という話でもある

N10のニーズは非常に少なく、AppleのA11プロセッサ以外に何があったっけ？ という程度にしか使われていなかった。TSMC自身も、N10を積極的に進めるという感じではなく、7nm以降への誘導を積極的に進めていたから、N10の消滅はまぁ妥当な選択である。

その7nm、最初の世代(N7)はArF+液浸、次世代(N7+)はEUVという話はすでに発表されていたわけだが、そのN7を使った製品として

• AppleのA12
• HiSiliconのKirin 980
• AMDのRadeon Instinct MI50/60(Vega 7nm)
• BitmainのBM1391

が出荷を開始しており、

• Broadcomの400G PAM-4 PHY
• AMD Zen 2
• Qualcomm Snapdragon 855/Snapdragon 8cx

が2018年中にサンプル出荷を開始している。加えて

• XilinxのVersal
• Ampere ComputingのQuicksilver
• Esperanto TechnologiesのET-Maxion/ET-Minion
• Pezy ComputingのPEZY-SC3

あたりもN7を使うとしており、これらの製品は2019年中にTapeout、試作に入るものと思われる。つまり、極めて順調に立ち上がっていることがわかる。

ちなみにTSMC自身は、トランジスタ層に関して、プロセスの技法を発表していない。Intelの資料によればTSMCの7nmをLELELE(液浸+ArFのTriple Patterning)としている一方、SAQP(Self-Aligning Quad Patterning)とする資料もある。

確実性重視の構成で顧客を集める

Photo03はLELELEとSAQPの生成方法を比較したものだが、ここではSAQPがLELELELE(液浸+ArFのQuad Patterning)より50％もコストが掛かるとしている。ところが実際のところ、LEを4回も正しく繰り返すのは位置合わせの観点で非常に難易が高く、IntelなどはLELELEとSAQPが大体同じ程度という話もある。

• Photo03:このデータそのものはIMECが2014年に発表したもので、見積もりがちょっと甘いという気はする

どちらが高コストか、正確なところは不明だが、EDAメーカーはTSMCの7nm向けのツールに対し、「Multi-Coloringをサポート」と表現しているので、LELELEを利用しているのではないかと思われる。

TSMCのN7であるが、実際のロジック密度は、Intelの10nmよりも若干甘い程度とされる。TSMC/Samsung/Intelの3社を比較してみると以下のようになる。

これを見てもわかるが、TSMCが一番甘い。SamsungとIntelを見ると、CPP/MMPだけみれば同じだが、Samsungは7nmの第1世代でIntelほど攻めていない上に、露光はEUVを使うので実現が比較的容易である。

一方IntelはこれをSAQPでやろうとしており、難度が最も高い状況にある。これが理由で未だに真っ当に10nmで製品が生産できないでいる。難しいのはトランジスタ層だけでなく配線層も同じである。

TSMCは配線層の詳細も公開していないが、Globalfoundriesが予定していた7nmのものにかなり近いという話がある。そのGlobalfoundriesの7nmではM0～M12までの13層の配線層を持つが、

という構成で、M0～M3までがSADP、その先は単にArF+液浸で実現する。かなり無難というか、無理をしない構成になっている。TSMCもほぼこれに近い寸法(配線材料は不明)になっていると思われる。

要するにTSMCは先端技術を突っ込んで差別化するのではなく、確実に実現できることを重視した構成を選択しており、これが多くのクライアントを集めた理由になる。

TSMCによればN7は、16FF+と比較して35％の性能改善と60％の省電力性、3.3倍のゲート密度(トランジスタ密度だけでいえば2.7倍)としているが(Photo04)、AMDのMark Papermaster氏が自社イベントで説明した数字の方が現実に近いのではないだろうか。

• Photo04:こちらは2017年のArm TechConにおける"Unprecedented Industry Collaboration Delivers Leading 7nm FinFET HPC Solutions"というセッションにおける資料

CPUの詳細を説明したDeep Diveで示した様に、ゲート密度はほぼ倍に収まっており、TSMCの示す3.3倍はいくら何でも無理がある。

EUVで何が変わるのか？

そんなわけで2019年中に登場するZen 2ベースのRyzen、そして恐らくNaviをベースとしたRadeonはN7を利用して製造される。これに続き、2019年中にサンプルが出てくるであろうものが、EUVを利用したN7+を利用した製品である。世代的に言えばZen3に相当するものだが、これのEarly Sample位は2019年末までに公開される可能性がある。

このN7+だが、トランジスタそのものには大きな違いはないと思われる。2018年5月に開催されたTSMC 2018 Technology Symposiumにおける発表では、N7+はN7と比較した場合、同一性能における消費電力が10％減、ゲート密度が20％改善と紹介された。

これは主に配線層の工夫によるもの。SADPやSAQPの問題は、配線が一次元になるということだ。改めてPhoto03の右の図を見ていただくとわかりやすいが、LELEだと2次元方向の配線が可能である。

ところがSADP/SAQPの場合、1つの配線層では一方向の配線しか作れないので、実際には複数の配線層を直交するように構成し、これを利用して迂回する形になる。当然これは配線距離が延びる方向にしか作用しない。

詳しくは後ほど、Intel編のところで説明するが、最新のプロセスではトランジスタよりも配線に起因する寄生容量による信号の遅れの方が支配的になってしまっている。加えてエレクトロマイグレーションの問題もあり、材質や配線の方法など、行き詰まりを見せている。

EUVを使うことで、これが緩和されるというと大げさではあるが、少なくとも2次元配線が可能になる分、配線の寄生容量を減らすことが可能になる。

また、配線を短縮できればその分密度を高めるのも難しくない。そもそもSADPやSAQPを利用すると、「実装の関係で迂回して配線を行うため、密度が上げられない」という事態がしばしば起きている。

特に7nm世代ではVIA Pillerと呼ばれる技法(Photo05)が広く利用されている。例えば1つのStandard Cellの内部の接続、あるいは隣り合うStandard Cell同士の接続など、通常はM0/M1といった下側の配線層を利用するのが一般的である。

• Photo05:これはArm TechCon 2018におけるHuawei(というかHiSilicon)とCadenceの共同セッション。ちなみにVia Pillerは配線遅延対策(Timing Improvement)以外にノイズ対策(EM required)もあるという話だった

ところが昨今ではM0/M1の抵抗値が高くなってしまうため、M0/M1で接続するのが必ずしも抵抗値最小にならない場合がある。こうしたとき、一度VIAを使って配線をより高いM2以上まで持ち上げてつなぐ、という手法がVia Pillerである。

この場合、M0/M1は何のためにあるかといえば、トランジスタとVIAをつなぐために使われる。しかし、これはM2以上の配線層をさらに圧迫することになる。

こうした諸々の問題が、EUVの利用ですべて解決するわけではないにせよ、大分緩和されるのは間違いない。

なぜEUVはなかなか実現しなかったのか

さてそのEUVであるが、長年に渡り「数年以内に実現」といわれつつ、さっぱり実用化されなかった。最大の理由は、EUVの光源出力がなかなか上がらなかったことにある。

Photo06はASMLのNXE:3400というEUV用の露光装置向けに光学系(ZEISS Starlith 3400)を納入しているカールツァイスのプレゼンテーション資料だが、EUV用のマスクを除いて9枚のミラーから構成されている。

• Photo06:Semicon Europa 2018におけるDirk Jürgens氏(Program Systems Engineer EUV, Carl Zeiss)のセッション資料より。これで13nmまでの解像度に対応できるとする

ArFの場合はいわゆるレンズを使って光を集められるから、相対的に光源の出力はそれほど高くなくてもいいし、ArF光源は長い実績があるので、高出力化が難しくなかった。

ところがEUVの場合、ミラーを挟むことで光の強さはどんどん落ちる。おまけに光源の出力そのものもなかなか上がらないとなると、1枚のウェハを露光するめに、長時間にわたって光を当て続けなければならない。要するにスループット(単位時間あたりに処理できるウェハの枚数)が大幅に落ちてしまう。

現状はどうなっているか？ というと、理論値で2000 Wafer/day、実際のスループットで1000 Wafer/dayが2018年末には実現できている(Photo07)。またASMLは2019年中にスループットを125 Wafer/Hourから155 Wafer/Hourに向上させるアップグレードをNXE:3400Bに対して行い、2020年には170 Wafer/Hourのスループットを実現するNXE:3400Cを出荷する予定だ。

• Photo07:露光装置の稼働率が100％ならば"Productivity Capabillity"の数字で、ほぼ100 Wafer/Hour近い処理速度になるが、実際にはウェハの出し入れとかマスクの交換などもあるから、ずっと下がった結果が"Measure Weekly average productivity"と考えれば良い。ちなみにこのActual Customerがどこかは不明。TSMCかSamsungのどちらかだと思うが

• Photo08:2021年には185 Wafer/Hourを狙うNXE Nextを、そして2023年にはNA(開口率)を0.55まで引き上げた新しいステッパーを用意するそうだが、このあたりは流石にまだ技術的に見えないところが多すぎる

このあたりまでくると大体ArF+液浸のダブルパターニングと同等程度のスループットが実現できることになる。ちょっと古い話だが、2014年にGlobalfoundriesのSubramani Kengeri氏が、最低でも200～450Wの光源出力が必要と説明していたが、光源出力もやっと最近250Wを超え、300Wも視野に入ってきたことで「ある程度の」量産ならば実現できる目途が立っている。

N7＋採用製品は2020年以降の見込み

これらを背景として、TSMCは2018年10月にN7+として最初となるテストチップのTape outを完了しており、現在Risk Productionがスタートしている。Volume Productionにいつ移れるかはRisk Production次第ではあるが、大きな問題が無ければ通常3Q～4Q程度でVolume Productionに入れる。

N7の場合、2017年前半にRisk Productionを開始、2018年4月にVolume Productionに入っている。同じ様に推移すると仮定すれば、2019年の8月～9月にRisk Productionを終了して、Volume Productionに入っても不思議ではない。するとこれを利用する製品のαサンプル(社内で評価を行う分)は、11月とか12月には出てくる計算になる。

αサンプルの評価結果で大きな問題が無ければ、これを基にβサンプル、いわゆるES(Engineering Sample)としてOEMとかにばら撒く形になるが、これが出てくるのは2020年に入ってからになるだろう。

ちなみにTSMCは2019年第1四半期に、N5(5nm)のRisk Productionを開始する予定である。こちらは順調にいけば2020年の第1四半期にVolume Productionに入る計算で、そこから顧客が生産をすぐスタートしたとして、αサンプルが出てくるのは2020年の6月ごろ、βサンプルが出てくるのが9月ということで、量産製品が発売されるのは早くて2020年末あたりだろうか。

もっともこのスケジュールは「N7+とN5+が何の問題もなくスムーズ進んだ」という前提のものなので、当然後ろにずれる可能性はある。この辺は2019年中にもうすこし動向をきちんと確認する必要があるだろう。