本連載はHisa Ando氏による連載「コンピュータアーキテクチャ」の初掲載(2005年9月20日掲載)から第72回(2007年3月31日掲載)までの原稿を再掲載したものとなります。第73回以降、最新のものにつきましては、コチラにて、ご確認ください。

前回掲げたトランジスタの図は断面図であり、これを平面図で表わすと次の図のようになっている。

  • トランジスタ回路記号と平面図

    トランジスタ回路記号と平面図

トランジスタ平面図で薄い緑色の部分がゲート直下のチャネル領域で、ソースからドレインに向かって電子が流れるので、ソースとドレインの間隔がチャネル長Lであり、直交する方向の長さがチャネル幅である。世の中では幅の方が長さより小さいものが一般的であるが、最近のトランジスタでは逆であるので注意を願いたい。また、この図ではNチャネルトランジスタを示しているので、シリコンとゲートポリシリコンへの拡散はN+であるが、Pチャネルトランジスタの場合は、逆のP+の拡散が用いられる。

では、これらのトランジスタを用いてどのように回路が作られるかというと、典型的なCMOSインバータのレイアウトは下図のようになっている。

  • CMOSインバータの回路図とレイアウト図

    CMOSインバータの回路図とレイアウト図

図の上側の黄色い領域がP+拡散の領域であり、この領域のゲートポリシリコンの下(紙面垂直方向)にPチャネルトランジスタが作られる。一方、図の下側の黄色い領域はN+拡散の領域であり、Nチャネルトランジスタが作られる。これらの拡散領域の外側はSiO2による分離領域である。

図には明示されていないが、トランジスタを含めたチップ全体を絶縁膜が覆っており、その上に薄い半透明の水色で示すメタル配線が作られている。このメタル配線とソース、ドレインとなっている拡散やゲートポリシリコンの間の絶縁膜に(紙面垂直方向に)穴を開け接続を行うのが水色で示したコンタクトである。上記のレイアウト図では、二つのゲートに挟まれた拡散領域が共通のソース領域となっており、両端の拡散領域がドレインとなり、鏡像対称的に2つのインバータ回路が作られている。

Nチャネルトランジスタのキャリアは電子であるが、Pチャネルトランジスタのキャリアはホールであり、一般的なシリコンの場合、ホールの方がキャリアの移動度が小さいために、同じ電流を流せるようにするにはPチャネルトランジスタの方を大きくする必要があり、この図のようにP+拡散領域の高さを大きくするのが一般的である。

次の図はIntelの45nmテクノロジの発表の際に公開されたSRAMセルのSEM(Scanning Electron Microscope:走査型電子顕微鏡)写真に回路図表記を追加したものである。

  • SRAMセルと回路図表記

    SRAMセルと回路図表記

赤い線はポリシリコンを延長して相手側のインバータのP-Trのドレインに突き当てコンタクトを作っている部分である。青い破線はメタル配線で、写真には含まれて居ない。補足であるが、このSRAMのレイアウトではポリシリコンは横方向、拡散は縦方向だけであり、かつ、非常に規則的なので、OPCや位相シフトマスクなどの露光補正(RET: Resolution Enhancement Technologyとも言う)がやりやすく、プロセス上も寸法精度を高めやすい構造である。

SRAMセルは面積を小さくすることが重要であり、少しでも寸法を小さくするため、以前は色々なレイアウトが工夫されたが、露光やプロセスのマージンの点から、最近では各社ともこの配置を用いているようである。

下図は、レイアウトの一部を拡大した図であり、各部がどのような寸法で作られるかを示している。

  • レイアウトルール

    レイアウトルール

この図で、最も近接して配置されたゲートポリシリコンの中心間隔をピッチと言い、その半分をハーフピッチと呼ぶ。ITRSロードマップで65nm半導体テクノロジというのは、このハーフピッチの寸法を指しており、HP65nmテクノロジと呼ばれることもある。

第1層のメタル配線の幅と間隔はポリシリコンの1.3～1.5倍程度の寸法になるのが一般的である。

ゲートポリシリコンとコンタクトの間隔はこれらの寸法の製造ばらつきやゲートマスクとコンタクトマスクの位置合わせの精度などで制約され、0.7～1ピッチ程度の寸法となる。このため、前の図で示した2個のインバータは、最低でも、高さが10～15ピッチ、幅が4～6ピッチ程度の大きさとなる。

SRAMセルでは横方向のポリシリコンの間に(SEM写真はコンタクトやメタル層を形成する前のものであり、写って居ないが)コンタクトがあるため、ポリシリコンの間隔は、上記に従えば、1.4～2.0ピッチ程度になる。つまりHP45nmの場合は、126nm～180nmである。これに対して、写真から測定した寸法は180nm程度の値となっている。

実際のチップのシリコン、コンタクト、メタル配線のSEM写真が下図であるが、極めて立体的な構造であり、メタルの幅が0.1～0.2μm程度しかないことを考えると信じられないような精緻な構造物である。しかし、1000万～1億トランジスタのプロセサが1万円程度で買える時代であり、この図のトランジスタ1個のお値段は、1000個で僅か1円～0.1円という大バーゲンである。半導体のトレンドを述べる場合、トランジスタの値段にマイクロセント(1ドルの1億分の1)を単位として使うが、個の単位を使うものは他に無い。

  • チップ写真

    チップ写真(IBM半導体部門のPhoto Catalogより転載)

この図はLSIの表面付近を横方向、斜め上から見たSEM写真であり、トランジスタを形成するシリコン、ゲートポリシリコン、それらへの接続を行う白く見えるコンタクト、その上の第1層のメタル配線などが見られる。また、この写真はIBMのSOIプロセスであるので、青っぽい部分がシリコン膜で、その下のIBMロゴが入っている緑色の領域はBOX(Buried Oxide)の絶縁層である。

  • 多層配線

    多層配線(IBM半導体部門のPhoto Catalogより転載)

この図は多層銅配線の断面を示した電子顕微鏡写真である。一般的に下層は配線ピッチを細かくして回路寸法を小さくし、上層になるに従って、配線の幅と厚みを大きくして配線抵抗を減らして、大きな電流を流す電源配線を形成したり、RC回路定数による遅延を小さくしたりして長距離(と言っても、チップ内なので数mm)の配線をするのに用いられる。