大日本印刷(DNP)は12月9日、半導体の回路パターン形成に使用するナノインプリントリソグラフィ(NIL)向けに、1.4nm世代相当のロジック半導体にも対応可能な、回路線幅10nmのテンプレート(型)を開発したことを発表した。

  • DNPが回路線幅10nm対応Nテンプレートを開発

    DNPが回路線幅10nm対応NIL用テンプレートを開発(出所:大日本印刷)

微細化と製造コスト・消費電力削減ニーズに対応

近年ではさまざまな機器の高性能化にともなって、特に先端半導体では一層の微細化が求められおり、それを実現する手法としてEUV(極端紫外線)リソグラフィによる生産が進んでいる。ただ一方で、生産ラインの構築や露光工程には比較的多くのコストや電力を要するため、製造コストの削減と環境負荷低減の両立が急務となっている。

DNPは2003年より、回路パターンを刻んだテンプレートを基板に直接圧着して転写することで、露光工程の電力消費量を抑制できるNIL用テンプレートを開発。その後も改良を重ね、独自のノウハウを蓄積してきたとする。そして今般同社は、EUVリソグラフィの一部工程の置き換えや、EUVリソグラフィの生産プロセスを持たない顧客のニーズに対応するため、先端領域のロジック半導体製造を可能にする回路線幅10nmのNIL用テンプレートを開発した。

  • フォトマスク上の線幅10nmのLine＆Spaceパターン画像

    ナノインプリントのフォトマスク上の線幅10nmのLine＆Spaceパターン画像(出所:大日本印刷)

今回開発されたテンプレートでは、描画装置によって形成したパターンに成膜・エッチングを施し、パターンの密度を2倍にするダブルパターニング(SADP)を活用することで、微細化を実現。またDNPが培ってきたフォトマスク製造の技術・ノウハウに加え、ウェハ製造プロセスの技術も応用し、回路線幅10nmへの対応を可能にしたとする。

  • SADPの概要

    微細化を実現したSADPの概要(出所:大日本印刷)

同社は、今般開発したテンプレートの活用先として、NAND型フラッシュメモリに加え、スマートフォンやデータセンタなどで使用される最先端ロジック半導体を挙げ、その微細化ニーズおよび露光工程における電力消費量の削減に寄与するとしており、特に消費電力については、「NILによる超微細半導体の省エネルギー加工技術」により、従来のArF液浸やEUVなどの露光工程と比較して、電力消費量を約10分の1にまで低減させるとした。

DNPは、すでに半導体メーカーなど顧客との対話を深めることで微細化ニーズなどを先取りし、NIL用テンプレートの評価ワークを開始しているといい、2027年の量産開始を目指すとする。そして引き続き半導体のさらなる微細化やコスト削減に向け、同テンプレートの一層の開発や需要拡大に対応した生産体制の強化を進め、2030年度にはNILで40億円の売り上げ増加を目指すとしている。なお同社は、新製品について、12月17日～19日に東京ビッグサイトで開催される「SEMICON Japan 2025」内のDNPブースで展示予定だとした。