4つのマイクロアーキテクチャからなるIntelの新GPU「Xe」 - Hot Chips 32

情報の流れを処理するメモリファブリック

そして、メモリファブリックは各種のスライスやL3キャッシュ、Ramboキャッシュなどを接続するコヒーレントなインタコネクトである。さらに、メモリファブリックにはPCI Express、ディスプレーポート、メモリコントローラなどが接続される。そして、メモリコントローラからはDDR4やGDDR6、HBM2などのメモリが接続できる。

また、X^eリンクを通して他のX^eチップに接続して複数タイルのX^eシステムにすることもできる。

メモリファブリックは内部にL3キャッシュや大容量のRAMBOキャッシュを持ち、各種のスライスと外部メモリやPCI Expressとの間をコヒーレントに接続する

次の図は4個のX^eタイルをEMIBブリッジ(図中の白い部分)で接続してマルチタイルのX^eを作った例である。このような同一パッケージ内の複数タイルの結合は、パッケージングを行う時のオプションとして実行することができる。

4つのタイルを1つのパッケージに搭載し、EMIBで接続して4タイルのGPUを作っている例。接続するかどうかはパッケージする時に決めても良い

X^e_LPは1スライスだけの低電力システムで、CPU内蔵型のGPUとして使われる場合も、CPUとは別チップのディスクリートGPUとして使われる場合もある。X^e_HPGはディスクリートのゲーミング用GPUなどをターゲットにしており、GDDR6メモリを使いレイトレーシングを実行するような使い方ができる。

X^e_HPはマシンラーニングやメディアワークステーションのような使い方を想定しており、HBM2eメモリの使用や同一パッケージに1-4タイルを接続するような使い方を想定している。

X^e_HPCはスパコン用で、高バンド幅のHBM2eメモリを使い、X^eリンクで複数タイルを接続する。そして、パッケージ内ではFoverosやEMIBを使って複数タイルを接続する。これに加えて小規模のシステムでは1-2タイルをパッケージに入れるという形態もあり得る。

Tiger Lake CPUの内蔵GPUとしての使用が先行

現状では、Tiger Lake CPUに搭載されるX^e_LPが製造中というステージにあり、一番、商品化に近い。その次がエクサスケールのAuroraスパコンに使用されるX^e_HPCのPonte Vecchio GPUで、これは製造中のステージにある。X^e_HPとX^e_HPGはまだ、設計部門の手を離れていない状態である。

次の図はX^e_LP GPUを内蔵したTiger Lake CPUのチップ写真である。GPUの面積はチップ全体の1/3程度であり、比較的小さいという印象である。これで前世代のGen 11 GPUと比べて、同一面積、同一電力で比較して、3DやComputeの性能は約2倍に向上しているという。