日立製作所は6月10日、アプリケーションが許容できる計算結果にエラーが含まれる割合(許容エラー率)に応じて、LSIの駆動電圧を最適化するITシステムの電力効率向上技術を開発したと発表した。

同成果の一部は2014年6月1日から5日まで、オーストラリアで開催された「IEEE International Symposium on Circuits and Systems (ISCAS)」にて発表された。

IT機器の性能の向上は半導体デバイスの性能向上によりなされてきたが、プロセスの微細化が進んだ結果、トランジスタの性能バラつきが生じ、ビットエラーを補償できなくなってくる危険性が指摘されている。ビットエラーを防ぐためには、一定の高い電圧をかければ良いが、消費電力が大きくなるため、IT機器への供給電圧を抑制できなるという課題が生じることとなっていた。

そこで今回、研究チームは、現在、LSIが保証しているエラー率(例えば1MBのSRAMでは約10-7)を緩和できれば、駆動電圧を下げることができる点、ならびに、ある程度のエラーに対しては、サービス価値を維持できるアプリケーションが多々あることに着目。アプリケーションの許容エラー率をパラメータとすることで、LSIの駆動電圧を最適化し電力効率を向上するITシステムの設計指針を考案したという。

具体的には、 ITシステムが障害を起こさずにLSIの駆動電圧を低減することを目指し、システム制御に関わる処理は駆動電圧を維持し、残りの処理を許容エラー率に応じて駆動電圧を低減する処理方式を開発。これにより、ITシステムの障害を起こさずに電力効率の向上が実現できることをシミュレーション上で示したという。

例えば画像処理のシミュレーションでは、全処理量の96%を低い電圧で実行でき、人間が違いに気付かない5%のエラー率を許容した場合に、消費電力を19%低減できる見通しを得たとする。また、許容エラー率1%で7%、0.1%でも1%の消費電力を低減できることが判明したとする。 なお、同社では今回開発した技術について、今後、プロセスの微細化が進み、物理的にデバイスのバラつきが避けられなくなる時代において、ITシステムの電力を低減するための有効なコンセプトになるとコメントしている。