Altera、28nmプロセス採用のハイエンドFPGA「Stratix V」を発表

28nmプロセス採用FPGAがついに登場

Alteraは4月20日、28nmプロセスを採用したFPGAとして「Stratix V」ファミリを発表した。

同ファミリの発表に際し、同社日本法人の日本アルテラの代表取締役社長である日隈寛和氏は、「新たなイノベーションで新市場を切り開いていきたい」と語り、プロセスの微細化が進むことでFPGAの適用領域が広がっていくことを強調した。

その背景にあるのは、プロセスの微細化による1チップあたりの集積度の向上だ。ASIC/ASSPもFPGAも2003年頃はメインプロセスとして130nmが用いられていた。しかし、その後、プロセスが90nm、65nm、40nmと微細化が進むも、Cu配線やlow-k、そしてHigh-kやメタルゲートといった新規材料の導入と集積度向上に伴う機能の複雑化によるマスクコストの高騰などによる開発コスト高騰に伴い、そうした先端のプロセスを採用して製造されるASIC/ASSPの件数は減少、コスト的にも設計負担的にも130nmプロセスが依然として採用される件数としては多数を占めてきた。

しかしFPGAは、プロセスの世代が進めば同じチップサイズで集積度を向上させることが可能であり、プロセスの進化に伴い新たな製品が提供されることとなり、ここにASIC/ASSPとのテクノロジーギャップが生み出されることとなっていた。日隈氏は、「2005年頃から、このメインストリームにおけるテクノロジギャップが生じ始めた。2008年には40nmプロセスFPGAの出荷が始まったが、これにより、130nmプロセスのASICと同じダイサイズに到達することに成功。また、Alteraの提供するHardCopyを用いたASIC化を用いれば、さらにコストメリットも生み出すことができるようになった」とし、28nmプロセスFPGAの登場により、ASIC/ASSPではなくFPGAが主流のデバイスになっていくことを強調した。

Stratix Vに搭載されるさまざまな新技術

Stratix Vに採用されるのはTaiwan Semiconductor Manufacturing(TSMC)の28nm High-Performance(HP)プロセス。同プロセスに採用される技術については、その概要が2010年2月に同社より明らかにされていたが、簡単におさらいすると「Embedded HardCopy Blocks」「partial reconfiguration」「28Gbpsトランシーバ」の3つの技術が搭載されることとなる。

Stratix Vファミリには100Gおよび以降のシステムに向けた28Gbpsトランシーバを搭載した「Stratix V GT」、幅広い用途に向け600Mbpsから12.5Gbpsまでサポートするトランシーバを搭載した「Stratix V GX」、ハイパフォーマンスDSPアプリケーション向けに最適化し、600Mbpsから12.5Gbpsをサポートするトランシーバを搭載した「Stratix V GS」、ASICプロトタイピング、エミュレーション、およびハイパフォーマンスコンピューティング向けに集積度を高めた「Stratix V E」の4シリーズが用意される。

AlteraのVice President,Product&Corporate MarketingのVince Hu氏に聞いたところでは、各シリーズ内の製品ラインナップは教えてもらえなかったが、第1弾としてはGXシリーズを2011年第1四半期に出荷し、「既存のStratix IV GXシリーズとの置き換えを狙う」(Hu氏)ことからはじめ、その後GTシリーズなどの提供を行っていく計画のようだ。

搭載トランシーバについては、28Gbps対応のものでもチャネルあたり200mWの低消費電力を実現。GXおよびGSシリーズでは最大12.5Gbpsで動作するトランシーバを最大66個搭載しているという。また、トランシーバのバンド幅以外では、7個の72ビット幅1,600Mbps DD3メモリインタフェースや1,067Mbps RLDRAM II、533MHz QDR II+といったメモリインタフェースや汎用I/O上で1.6Gbps動作を実現するLVDSチャネルなども搭載している。

加えて、前回明らかにされなかった技術として、同社の基本ロジック・ユニットALM(Adaptive Logic Module)を改良。最大規模のデバイスでは最大800Kレジスタを追加し、ロジック集積効果を最大化した。これにより、パイプライン段数を増やすことが可能となり、「フレキシブルは配線リソースを増やしたことにより、より並列処理がしやすくなった」(同)と、新たなアプリケーションにも対応としたとする。

また、これまでのStratixファミリではメモリブロックとしてM9KおよびM144Kが採用されていたが、今回からはM20Kのメモリブロックを採用した。これについてHu氏は、「これまでのStratixファミリの使われ方を見ると、必ずしも144Kがフルに使われるとは限らないということがわかった。これでは、面積的に無駄が生じてしまう。また、M9Kを複数使用するよりもM20Kを用いたほうがパフォーマンスが高くなる」とM20Kの効用を説明する。

さらに、新ALMやM20Kメモリブロックのほか、可変精度DSPブロックも新たに採用された。これはソフトウェア無線や医療機器などで特に活用されるものと同社は予測している技術で、浮動小数点DSPをサポートした64ビットDSPアーキテクチャ。係数用レジスタとプリ・アダー(前処理用加算器)を統合したもので、「9×9」「18×18」「18×36」「27×27」「36×36」「54×54」の各DSPブロックをカスケード接続することで必要とするデータパスとファンクションを要求に応じて任意に精度を変更することが可能となるという。