Intel Technology Journalに見るIntelの45nm CMOSプロセス

筆のアナロジーでは説明が出来ないが、露光するパターンが接近してくると相互に光の波が干渉し、意図したパターンが描けなくなる。このため、従来から二重露光(Double Patterning)という高解像手法が知られている。この二重露光では、次の図に示すように8個の矩形を露光する場合に、これを一つのマスクで露光するのではなく、グリーンのパターンだけを露光するマスクと、ブルーのパターンだけを露光するマスクに分解する。

このように分解すると、それぞれのマスクの露光時にはパターンの間隔が広くなっているので、波長が長い露光機でも解像できるようになる。ドライArF露光を使っていることから、45nmプロセスではIntelは二重露光を行っていると推測されていたが、このやり方ではそれぞれの矩形の角は丸まってしまう。

これに対して、Intel Technology Journalで明らかにされた方法は、全く異なる二重露光方式であった。この方式では、前述のSRAMのゲートパターンを露光するには、次の図のような2つのマスクを使う。

High-Kの絶縁膜と、ゲートのポリシリコン(メタルゲートであるので、その後、エッチングされメタルゲートに置き換えられるが)、そしてゲートのエッチング用のハードマスク層を形成し、グリーンのマスクで露光してハードマスク層をエッチングする。この状態では、ハードマスクは横方向の細長い並行パターン状になる。更に、レジストを塗布してブルーのマスクで露光し、光の当たった部分だけを除去してハードマスクをエッチングすると、次の図のようにグリーンの部分だけにハードマスクが残る。そして、このハードマスクをマスクとしてポリシリコンをエッチングすると、前の図のように角の綺麗なゲートパターンが得られるというわけである。

この方法のミソは、一定ピッチの平行線のパターンは光の干渉が一定であり、綺麗に露光ができるということである。Intelの45nmプロセスでは、最低のピッチを160nmとし、SRAMの場合は、縦方向のパターンはその2倍の320nmとなっているようである。

この図のように、Intelは、ロジック部分にもこのような等間隔平行線パターンの露光を使用している。このようなレイアウトはトランジスタのサイズや配置に制約が付くが、ドライArFで露光を行うためには止むを得ないということであろう。

但し、193nm波長のドライArFでは、この160nmピッチ程度が最小の露光可能な寸法で、110nm程度のピッチを必要とする32nmプロセスには対応できない。このため、Intelも32nm世代ではウエットの液浸ArFスキャナを使うことを発表している。

クロック周波数に直結するゲートの遅延時間を縦軸にとり、IOFFN(N-TrのOffリーク電流)とIOFFP(P-TrのOffリーク電流)の和を横軸にとって、各種のVTで作ったチップの特性をプロットしたのが次の図である。65nmプロセスと45nmプロセスを比較すると、200nAの合計リーク電流の場合、65nmプロセスでは6.6ps程度であったものが、45nmでは5psと約23%短縮されている。

そして、この高速化の内訳であるが、次の表のようになっている。

項目	改善量
PMOS Idsat	+13%
PMOS Idlin	+18%
NMOS Idsat	+3%
NMOS Idlin	+2%
Cjunction	+2%
Cgate/Cov	-8%
Voltage Scaling	-7%
Total	+23%

ここでPMOS/NMOSのIdlinという項目があるが、これはドレイン電圧が低い領域でのドレイン電流の改善である。これらのドレイン電流の改善に加えて、拡散の寄生容量であるCjunctionの低減と併せて、合計で38%のプラスの改善がある。しかし、ポリシリコンゲートを除去してメタルゲートに置き換える部分で、ソース、ドレインとゲートのオーバラップが増加するなどでゲート容量の増加によるマイナス効果が8%あり、更に、電源電圧を1.2Vから1.1Vに低減した効果で7%マイナス効果が出ている。但し、電源電圧の低減は、遅延時間では7%のマイナス影響であるが、消費電力では16%の低減になっており、上記の速度改善の一部を省電力化に廻したと見るべきであろう。