さて、これを搭載するCPUだが、筆者が推定するのは図1~7の様なバリエーションだ。強いて言えば図1の様な構成がありえるかがちょっと謎(つまりValue向けは全てGPU統合となる可能性がある)ではあるが。あと気になるのはGPU CoreにMemory I/Fが無い(つまりUMA形式のFrame Bufferにアクセスするためには、CSI経由でCPU Core側のMemory I/Fにアクセスする必要がある)という話で、これがどの程度ネックになるかが気になるところではある。あるいはFrame BufferへのアクセスはCSIを経由せずにGPU Coreから直接Memory I/Fにアクセスできるような細工がなされるのかもしれない。

図1

図2

図3

図4

図5

図6

図7

ちなみにCSIは当然ながらマルチCPUパッケージ間の接続にも使われる事になる。が、その場合のトポロジ、例えば4 CPUの接続を行うサーバーを考えた場合にそれを図8の様に(つまり従来のXeon向けチップセットの延長にある方法だ)なるのか、それとも図9の様に(こちらはAMDのHyperTransport Linkと同じ方法だ)なるのかも今回は公開されなかった。個人的には、CSIが十分に帯域を持っていれば、むしろ図8の構成の方がシンプルかつ性能も出せそうな気はするのだが、このあたりは今後の情報を待つ必要があるだろう。

図8

図9