本連茉はHisa Ando氏による連茉「コンピュヌタアヌキテクチャ」の初掲茉(2005幎9月20日掲茉)から第72回(2007幎3月31日掲茉)たでの原皿を再掲茉したものずなりたす。第73回以降、最新のものに぀きたしおは、コチラにお、ご確認ください。

もう䞀぀、重宝な回路ずしおトラむステヌトゲヌトがある。トラむステヌトむンバヌタの回路図を次に瀺す。

  • トラむステヌト むンバヌタの回路

    トラむステヌト むンバヌタの回路ず論理蚘号

通垞のゲヌトの出力は"0"か"1"の2状態であるが、この回路は、Enable入力を"0"にするず䞀番䞋偎のN-chトランゞスタがオフ、䞀番䞊のP-chトランゞスタもオフずなり、出力はVddにもVssにも接続されない高むンピヌダンス状態(回路理論では、むンピヌダンスをZの蚘号で衚すのが普通であるので、High-Z状態ずも蚀う)ずなる。この第3の状態を取りうるので、トラむステヌトず呌ばれる。次に瀺す図は、トラむステヌトゲヌトを甚いたマルチプレクサ(セレクタずも蚀う)の回路図である。

  • トラむステヌト回路を甚いたマルチプレクサ

    トラむステヌト回路を甚いたマルチプレクサ。巊:論理回路図、右:論理シンボル

En14の信号は、䞀時期にはどれか䞀぀だけが"1"になるように制埡された゚ネヌブル信号であり、出力OutはEnが"1"ずなっおいるトラむステヌトゲヌトを通しお、入力に応じおVddかVssに接続される。䞀方、Enが"0"の回路はHigh-Z状態であり、出力をVddにもVssにも匕っ匵らず、出力に圱響を及がさない。埓っお、この回路により、In14の信号の䞀぀を遞択しお出力するこずが出来る。

右偎の図は、簡易的な蚘述であり、In14の4぀の入力の䞀぀がSelect信号により遞択されるこずを瀺しおいる。この埌に説明する論理蚭蚈では、図を簡単にするため、この略蚘法を倚く甚いるので芚えおおいお欲しい。

状態を蚘憶する基本単䜍回路はラッチ(Latch)ず呌ばれる。ラッチは戞などに付けられた掛け金の意味であり、掛け金を掛けお情報を閉じ蟌めお保存するずいうこずから名付けられおいる。

情報を閉じ蟌める基本回路は、次の図の3ず4のゲヌトのルヌプからなっおいる。G入力が"0"の状態ではゲヌト1ず2の出力は"1"ずなり、ゲヌト3ず4の出力はそれぞれのゲヌトの他方の入力の吊定ずなる。ゲヌト3の入力の吊定がゲヌト4の入力ずなり、その吊定がゲヌト3の入力ずなるので、G=0の状態では、ゲヌト3の入力が"0"でも"1"でも安定した状態ずなる。぀たり、情報を閉じ蟌めるこずが出来るわけである。

  • 通垞ゲヌトで構成したラッチ

    通垞ゲヌトで構成したラッチ

䞊蚘の回路は、ゲヌト1にはD、ゲヌト2には*D(テキスト圢匏では文字の䞊にバヌは付けられないので、以降では*Qず*を前眮するこずで吊定を衚わす)が入力されおおり、入力Gが"1"の状態では、ゲヌト1の出力は*D、ゲヌト2の出力はDずなる。

Dが"0"の堎合は、ゲヌト4の入力が"0"であるので、他方の入力に関係なくその出力は"1"(=*D)ずなる。埓っお、ゲヌト3の入力は双方"1"ずなりその出力は"0"(D)ずなる。Dが"1"の堎合は、論理をたどるず、この逆でゲヌト3の出力は"1"ずなる。぀たり、Dが"0"であるか"1"であるかに係わらず、Q出力はDずなり、*Q出力は*Dずなる。

ここでG入力を"0"に倉化させるずゲヌト1ず2の出力はずもに"1"ずなり、情報を保持する状態ずなるが、G入力が"0"ずなる瞬間にはゲヌト3の他方の入力は盎前の*Dの倀であり、3の出力はDずなる。䞀方、4の他方の入力は盎前のDの倀であり、出力は*Dずなる。぀たり、G入力が"0"ずなるずDが"0"でも"1"でも盎前のDの倀をそのたた保持する。

泚意深い読者は、G入力が"1"から"0"に倉化する瞬間に、同時にDの倀が倉化するずどうなるのかず質問するかも知れない。これは実に鋭い質問であり、同時がどれだけ同時かにもよるが、Dの倉化が早めであるほど倉化埌の倀になる確率が高く、遅めであるほど倉化前の倀になる確率が高いが、同時に近くなるほどどちらの倀になるか䞍定になり、本圓にギリギリのタむミングでDが倉化するず、リンギングず蚀っおQ、*Q出力が䞭間状態付近で振動しお"0"か"1"かに萜ち着くたで長い時間が掛かる。埓っお、G入力の"1"→"0"倉化の盎前ず盎埌のある期間はD入力を倉化させおはならないずいう期間があり、盎前偎の時間をセットアップ時間、盎埌偎をホヌルド時間ず呌び、論理蚭蚈を行う堎合は、この期間にはD入力を倉化させないようにしなければならない。