1996年11月のTop500で1位を獲得した筑波大のCP-PACS

筑波大のCP-PACS

1996年11月のTop500で1位になったのは筑波大の「CP-PACS」である。CP-PACSは筑波大が日立と協力して開発したスパコンであり、CP-PACSを商用化したマシンがSR2201である。

その意味で、SR2201がTop500の1位になった1996年6月にはCP-PACSも出来ていたのであるが、1996年6月には2048ノードが揃わず、1996年6月のTop500リストでは東大に設置された1024ノードのSR2201が1位になった。

そして、5カ月後の1996年11月には筑波大のCP-PACSは、東大のSR2201システムの2倍の2048コアのフルシステムで動くようになり、めでたくTop500の1位に輝いた。

HARP-1Eモジュール

次の写真はHARP-1Eのモジュールで、中央の3つのチップの内の左端がCPU、その隣がストレージコントローラ(SC)、右端がネットワークコントローラ(NIA)チップである。そして、周囲の12個の金色のチップは2次キャッシュメモリである。これらのチップとメモリは57mm角のセラミックの基板に搭載されている。

• HARP-1Eプロセサモジュール。57mm角のセラミックマルチチップ基板に、CPU、SC、NIAの3個のロジックチップと12個の金色の2次キャッシュメモリが搭載されている (出典:https://www2.ccs.tsukuba.ac.jp/cppacs/implementation-j.html

次の写真はHARP-1EのCPUチップのダイ写真である。CPUチップは0.3μm半導体プロセスで作られ、チップサイズは15.7mm×15.7mmである。なお、SCとNIAは0.5μmプロセスのゲートアレイで実現されている。

• HARP-1E CPUチップ。0.3μmプロセスで作られ、クロックは150MHzに引き上げられている (出典:https://www2.ccs.tsukuba.ac.jp/cppacs/implementation-j.html

次の写真は8個のプロセサモジュールを搭載したCP-PACSのボードの写真である。ボードのサイズは45.6cm×62.5cmである。

白っぽく見える部分はアルミのヒートシンクが付いたプロセサモジュールであり、 黒っぽい部分は4Mbit DRAMを使うDIMMモジュールである。プロセサ当たりのDRAM容量は64MBである。

• 8個のプロセサモジュールと64MB×8のDRAMを搭載するボード。ボードのサイズは45.6cm×62.5cmである (出典:筑波大のCP-PACS記念誌)

次の写真はCP-PACSのロッカー内の配線を示すものである。3次元のHyper Crossbar(ハイパークロスバー)を使って、配線を減らしているのであるが、それでも配線の束でバックパネルが見えなくなっている。Hyper Crossbarの各リンクの通信バンド幅は300MB/sで、NIAチップはパケットの送信と受信を並行して実行することができた。

• CP-PACSの配線。目立つケーブルはHyper CrossbarのY、Zクロスバを構成する配線と思われる (出典:筑波大のCP-PACS記念誌)

(次回は6月5日に掲載します)