imecが示す2039年までのロジック半導体の技術ロードマップ

ベルギーの最先端半導体研究機関であるimecの最新の半導体ロードマップによれば、2030年代に1nm(=10オングストローム)未満の技術ノードが採用されるようになるとロジックトランジスタのアーキテクチャはナノシートからCFET(Complementary Field Effect Transistor:相補型電界効果トランジスタ)に替わることが予想されている。

従来のCMOSトランジスタはスタンダードセルを構成するPMOS/NMOSトランジスタが横並びにならんでいるが、CFETではPMOS/NMOSを垂直方向に積み上げて配置することで、専有面積を小さく、効率を向上することができる。

高度なCFETアーキテクチャの伝導チャネル部分に原子数層の極薄膜である2D(2次元)材料を導入することは、ロジック技術のロードマップをさらに拡張するための有望な選択肢になっている。2D材料は、世界中の企業や大学で研究され、かなりの進歩が遂げられているが、産業界での実用化に向けてはまだまだ研究の大きな進展が必要である。

今後、imecはコストと努力の障壁を減らすために、ロードマップよりもはるかに早い段階で、性能がまだ十分ではないながら、平面2D材料をロジック半導体(デバイス)のチャネル材料として採用するという独自のアプローチを採用することにしている。

この連載では、imecの2D材料研究者が、2D材料をCFETに集積するための課題、最先端の遷移金属ジカルコゲニド(MX₂)デバイス、imecの2D材料戦略、そして世界的なコラボレーションの必要性などについて解説していく。

シリコンベースのロジック半導体における微細化ロードマップ

ムーアの法則に触発されたトランジスタ回路のスケーリングは、もはやCMOSテクノロジノードの進化を予測する唯一の指標ではないことは、20年近く前から明らかになっている。

最初の兆候は、技術ノード間のパフォーマンス向上が鈍化し始めた2005年ごろに現われた。半導体業界は、パフォーマンス/電力/面積/コスト(PPAC)のメリットを維持するために、リソグラフィ中心のスケーリングを徐々に他の技術革新で補完し始めた。トランジスタレベルでの材料とアーキテクチャの探究、標準セルレベルでの設計とプロセステクノロジの同時最適化、 3D集積テクノロジによって可能になるシステムと設計とプロセステクノロジの同時最適化(STCO:system-technology co-optimization)などである。

トランジスタレベルでは、スケーリングによる性能低下は短チャネル現象に起因している。ゲート長の大幅な短縮と伝導チャネルの短縮の組み合わせにより、ゲートに電圧が印加されていない場合でもリーク電流が増加してしまう。同様に、縮小するチャネル領域に対するソースとドレインの影響も劇的に増大する。

これらの短チャネル効果により、チップ業界はプレーナMOSFETからFinFETへ、そして最近ではゲート・オール・アラウンド(GAA)ナノシートトランジスタへと移行しつつある。

これらのアーキテクチャの革新により、ゲートは伝導チャネルに対する静電制御を取り戻すことができた。ナノシートトランジスタファミリは、標準セルレベルの革新と組み合わせることで、少なくとも3世代のテクノロジで微細化のロードマップを継続することが期待されている。これには、高度な相互接続およびミドル・オブ・ライン・スキーム、チップ裏面電源供給ネットワーク(BSPDN)の導入などが含まれる。

CFETは、次のゲームチェンジャーとなり、nチャネルとpチャネルを積み重ねることでさらに面積を削減できる。

imecは、A7ノード(いわゆる0.7nmあるいは7オングストローム)以降に導入されると予測しており、imecの技術ロードマップでは少なくともA3(3オングストローム)世代まで延長される。GAAナノシートトランジスタと同様に、ゲート(nチャネルとpチャネルに共通)は、Siチャネルの周囲とチャネル間を完全に包み込み、最大限の静電制御を保証している。

2D材料の登場

しかし、最終的には、CFETトランジスタの時代になっても、短チャネル効果により、さらなるスケーリングが再び複雑になる。トランジスタのゲートとチャネル長が継続的に短縮されるため、電流が流れる経路も比例縮小し、半導体チャネルをさらに薄くする必要がある。これにより、デバイスがオフになっているときに電荷キャリアが漏れる機会が制限される。CFETトランジスタを、伝導チャネル長が10nm未満のA2(いわゆる2オングストロームあるいは0.2nm)トランジスタ技術ノードに移行するには、Si チャネルの厚さも10nm未満に縮小する必要がある。しかし、このように薄いSiチャネルでは、電荷キャリアの移動度とトランジスタのオン状態電流が劇的に低下し始める。

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  imecの2039年に至る最新のロジック技術ロードマップ (出所:imec、以下すべて)

ここで、2D半導体、特に遷移金属ジカルコゲニド(MX₂)がチャンスを提供してくれる。MX₂とは、遷移金属元素M(Mo、W、Nbなど)と2個のカルコゲナイドX(S、Se、Teなど)が結合した物質のことである。これらの半導体では、原子が層状結晶として配置され、単層の厚さはわずか約0.7nmであるため、非常に薄いチャネルが可能になる。さらに、チャネルの厚さに関係なく、比較的高いキャリア移動度を維持できる。これにより、短チャネル効果を心配することなく、究極のゲートおよびチャネル長のスケーリングが可能になる。

先端ノードにおける2D材料のCFETへの集積とその課題