Cadence Design Systemsは4月15日(米国時間)、同社のデジタルおよびカスタム/アナログツールが、TSMCの16nm FinFETプロセスでV1.0のDesign Rule Manual(DRM)とSPICEの認証を取得したと発表した。

これにより両社の顧客は、Cadenceのツールを用いてFinFETベースの設計のテープアウトを開始することが可能になるという。

なお、今回認証を取得した各種ツールは以下のとおり。

  • Cadence Encounter Digital Implementation System
  • Physical Verification System
  • QRC Extraction Solution
  • Tempus Timing Signoff Solution
  • Voltus IC Power Integrity Solution
  • Virtuoso Schematic Editor
  • Virtuoso Layout Suite
  • Virtuoso Analog Design Environment
  • Spectre Simulator