Alteraは7月30日(現地時間)、FPGA「Stratix V」上のInterlaken IPコアとCaviumのマルチコアプロセッサ「OCTEON」との相互接続性について発表した。これにより、チップ間接続があらかじめ確証され、OEMにおけるデバイス決定プロセスが簡素化されるとしている。
Interlaken IPコアは、ワークロードのピーク時に高いスループットと性能を提供する。具体的には、20以上のパラメータと設定により、システム性能の調整、スケーラビリティ、相互接続するために必要な柔軟性を有する。また、データレートとレーンは、それぞれ最大12.5Gとx24レーンをサポートしている。さらに、標準およびカスタマイズされた Interlaken IP コアを提供する他、Interlakenプロトコルバージョン1.2に準拠している。
またAlteraの先端トランシーバ(PMA)、PCS、MACレイヤが含まれており、様々なトラフィックプロファイルおよび次世代プラットフォーム向けの拡張性を最適化するIP構成能力を必要とするアクセス、キャリアEthernet、およびデータセンターアプリケーション用マルチテラビットルータおよびスイッチに最適となっている。
さらにPCSレイヤは、FPGA「Stratix V」および「Arria V」内にハード実装されているため、FPGAロジックリソースを30～50%節減することができる。
なお同IPは広範なシミュレーション検証を完了しており、様々なプラットフォームで動作することがすでに実証されているという。
