富士通セミコンダクター(FSL)は6月6日、米国の半導体ベンチャーSuVoltaの開発した低消費電力CMOS技術「PowerShrink」のライセンスを受けるとともに、65nmプロセスでの実用化に向けた共同開発を開始することを発表した。

PowerShrinkは、前フロリダ大学教授やIntelフェローなどを歴任し、現在は同社のCTOを務めるScott E. Thompson博士を中心とした開発チームが、プレーナ型のバルクCMOSトランジスタおよび関連回路の再定義を実施し、トランジスタのしきい値バラつきの要因である不純物分布のゆらぎの影響を低減したことで、低電源電圧化を可能にし、CMOSデバイスそのものの低消費電力化を実現したというもの。これによりトランジスタ特性を改善することで、電源電圧を30%下げることができ、動作速度を落とすことなく動作時消費電力を約50%削減できるようになるという。

現在、CMOSプロセスの微細化が進み、プレーナ型CMOS構造から、FinFETなどの3次元トランジスタへと移行しようとしているが、新プロセスへ対応するための製造施設や回路設計には数十億ドルのコストが必要となる。同技術は、既存のプレーナ型CMOS構造のまま、既存のデザインとIPフロー、装置がそのまま活用することが可能であり、FSLでは同社が開発するASSP、ASIC、COT製品に対して適用を目指すとしている。

なお、SuVoltaのビジネスモデルは同技術を半導体企業にライセンス授与するもので、FSLは公式に同技術を採用する最初の半導体企業であり、65nmプロセス製品の開発パートナーとして、すでにしきい値バラつきの顕著な低減や回路の機能動作を確認したとしており、0.5V以下で作動するSRAMメモリを含め低電圧下で回路が動作することを証明したとしている。同技術を適用した製品の生産は2012年に開始する予定としている。