日立製作所と慶應義塾大学、ルネサス テクノロジは2月12日、共同で8個のCPUコアで構成されたマルチコアLSIのチップにSRAMのチップを積層し、チップの配線で作製したコイルの電磁誘導によりチップ間を無線通信で接続し、システムレベルの動作検証に成功したことを明らかにした。

今回、電源電圧の変動や製造バラつき、動作温度の違いなどによって2つのチップ間に生じる信号タイミングのバラつきを調整し、チップ間で正しく信号の送受信を行うためのタイミング調整回路技術と、通信の省電力化を実現する狭パルス通信方式を新たに開発。

具体的には、信号チャネル全体のタイミングをおおよそ合わせ、その後、各チャネルのタイミングを詳細に最適化する2段階タイミング調整技術を開発。これは、組み立て実装後にCPUを使って、調整することが可能としている。また、同技術の開発により、データ送信時間を短くするためデータ送信時にパルスを用い、さらにそのパルス幅を180psとすることが可能となり、消費電力1pJ/ビットでの通信を実現した。

これらの技術を用い、90nmのCMOSプロセスによるマルチコアLSIと65nm CMOSプロセスによるSRAMチップをそれぞれ試作。マルチコアLSIにSRAMチップを積層させ、誘導結合を用いたシステムレベルの動作検証に成功した。

誘導結合通信のために追加した回路のレイアウト面積は2.88mm2で、検証の結果、通信回路の周波数が600MHz、2チップ間のデータ通信における消費電力が19.2mWとなることが確認された。このため、1ビットの伝送に必要な電力は1pJ、1Gbpsの伝送に必要な回路面積は0.15mm2となるという。

この結果は、DDR2のインタフェースでボード上に並べたチップ間を通信させた場合に比べ、送受信回路部の消費電力を1/30に、面積を1/3に削減可能であることを示すもので、既存のCMOS論理回路の製造プロセスで作製できるほか、3層以上の積層にも適用できることから、有用性と実用性が実証されたこととなるとしている。