IEDM 2007 - 半導体技術の現状と今後について、東芝・石丸一成氏に聞く

IEDM 2007会場にて、Toshiba America Electronic Componentsのエンジニアリングディレクターで、IEDM 2007のPublicity Vice-Chairの石丸一成氏にお話を伺う機会を得た。東芝の半導体技術を中心に、現状と今後についてお話を伺った。

フラッシュメモリ技術の今後

東芝といえば、最近はNANDメモリで元気がいい。今回のIEDMで東芝は「マカロニフラッシュメモリ」と愛称される新しいフラッシュメモリ構造を発表した。しかし東芝は既に今年の6月にVLSI Symposiumにて、同種のメモリ構造を発表している。今回の発表での違いを聞くと、「VLSI Symposiumではコンセプトのみを紹介した。IEDMでは技術のより詳細を紹介した」ということだった。

「Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory」(講演番号17.2)

マカロニフラッシュメモリは、回路的には積層されたNANDフラッシュメモリとまったく同等だが、これを90度立てて、トランジスタを垂直に並べる形で3次元構造を作るもの。ゲートを積層し、これに対して垂直にディープトレンチを作り、円筒状のゲート絶縁膜とチャネルを貫通形成、その芯は絶縁体で埋める。サラウンデッドゲートトランジスタが縦に並んで形成されることになる。この円筒を指して、マカロニと愛称しているようだ。底面と上面はソースラインとビットラインとなり、その内側の上下はセレクトゲートとなる。その内側にチャージトラップ構造のメモリトランジスタが並ぶ。メモリトランジスタが3次元的に高密度実装されるので、記憶容量の面積密度は高い。積層は8層まではいけるが、その先は今後の検討課題という。22nmプロセス世代で求められる記録密度を実現できると見通しを語った。実現は2010年よりは先とのことである。

何故この新型メモリ構造が必要になったのだろうか。石丸氏は述べる。「NANDメモリは大容量化する必要がある。そのためには微細化してコストダウンしなければならない。微細化をしていくと、フラッシュメモリは書き込みに高い電圧が必要なので、トランジスタの間隔が狭くなると、隣接するトランジスタが電圧変動の影響を大きく受けてしまう。また微細化するとゲート絶縁膜も薄くする必要があるが、チャージした電荷が抜けないようにするには絶縁膜を厚く保たなければならない、という2つの大きな問題がある。絶縁膜の厚さの問題についてはHigh-Kを使う。隣り合うトランジスタの干渉を避けるためには、境界の絶縁膜の誘電率を下げる、といった方法で、現在のNANDメモリの微細化を進めていく方針は固めている。しかしこれには限界もある。そこで、マカロニフラッシュメモリ構造を考えた。」

東芝は古くからこの構造に関心を寄せていたと言う。東芝が90年代に提唱したサラウンデッドゲートトランジスタがその起源で、その頃から徐々に研究を進め、東芝の得意とするディープトレンチ技術を元にこの構造の提唱に至ったと言う。マカロニフラッシュメモリ構造は特許を申請済みで、現在はシングルセルの動作サンプルが出来ており、来年にも大規模メモリアレイの動作検証結果を発表できるだろうと言う。

フラッシュメモリの今後を石丸氏はどのように見ているのだろうか。「とにかく向かう方向は微細化である。そこで、現在のフローティングゲートトランジスタメモリが微細化で立ち行かなくなった時のために、バックアッププランの検討を進めている。MRAMやFeRAMもその候補の一つ。しかし、大容量化という観点では当面厳しい。そこで、マカロニフラッシュメモリを使いたいと考えている。プロセスはコンベンショナルな約束されたものであり、実現の確度は高く、注目している。」と述べる。

CMOSプロセス技術の今後

次に、石丸氏に東芝のCMOSプロセス技術について伺った。今回、Intelは45nmプロセスでHKMG(High-K / Metal Gate)を導入したが、東芝の45nmプロセスであるCMOS6では導入を見送っている。その理由はどのようなものだろうか。

石丸氏によると、東芝としてはよりコストを重視したいので、45nmプロセスではHKMGの導入は見送ったという。業界的にも、45nmノードでは従来どおりのポリシリコンゲートと、SiONゲート絶縁膜で十分な性能が出せると言われていたという。やはりIntelは価格が高くても極めて高い性能を求められる製品を出しているので、45nmでHKMGを先行して実装したのだろうと述べる。実際、高性能CPUであれば、HKMGを実装したことによるトランジスタの性能差が製品のパフォーマンスの違いとなって表れる可能性があるという。東芝としてはそこまでの性能は必要なく、むしろコストを追求したかった。

では、東芝は32nmノードにおいてはどのようなプロセス技術の導入を検討しているのだろうか。「まずHKMGは入れる。次に、nMOS向けに、ソース/ドレイン領域における組み込みシリコンカーボン(eSiC)を検討している」と述べる。これは、歪シリコン技術の一種で、現在はpMOS向けに圧縮歪を起すために使われているeSiGe(組み込みシリコンゲルマニウム)と同じく、nMOS向けに引っ張り歪を起すためのものだ。現在はnMOSについてはトランジスタの上から被せるライナーを使って引っ張り歪を与えているが、これは効果がやや弱い。eSiCは歪を生む効果が強いだけに、期待されているが、eSiCをエピタキシャル成長させるのが非常に難しいと言う。あとは、配線の問題だという。配線遅延が一層増えてくるので、アグレッシブなLow-k層間絶縁膜の採用が必要。よりポーラス度の高いLow-k素材を開発する必要があると述べる。

東芝の次世代の32nmプロセスであるCMOS7においては、しかし上記のように努力をした上で、駆動電圧を下げて低消費電力化した上で、現状と同等の駆動電流を達成できればまずは上々、と述べていた。単純に微細化すると、歪シリコンの効果などは弱くなってしまうと言う。これを補うために次から次へと新しいエンハンスのための技術を開発して導入する必要があるという。微細化した上での性能向上は、なかなか厳しいことのようだ。

マルチゲートトランジスタと微細化

ここで、更に今後の微細化に伴う技術開発の方向性について聞いてみた。まず、マルチゲートトランジスタの可能性について聞いてみると、興味深い見解を聞くことが出来た。マルチゲートトランジスタは、トランジスタの閾値のばらつきが無視できなくなってくる問題の解決のために必要となる可能性があるという。

現在のプレーナ型トランジスタは、チャネルドーピングによって閾値を調整している。しかし、微細化が進むと、ドーピングした不純物の原子の個数の違いがそのまま閾値のゆらぎとして反映されてしまう事態となるため、原理的にも閾値のばらつきを制御できなくなる。この対策として、チャネルには不純物をドーピングしない、と言う方向性が出てくる。そしてトランジスタの閾値をチャネルドーピングではなく、ゲートの仕事関数を制御することでコントロールする方法が考えられると言う。このため、これに相応しいトランジスタ構造として、マルチゲートトランジスタを採用する必要が出てくるというのだ。

ただし、閾値をゲートの仕事関数で制御するのは簡単ではない。チップの各部分で閾値が異なるDual-Vtといった実装がよく行われるが、現在はチャネルドーピングを調整することでコントロールできている。しかし、ゲートの素材を変えてコントロールするとなると、実装は簡単ではない。また、マルチゲートトランジスタは構造が立体的になるため、量産プロセスとしても未知の部分が多い。

しかし、32nmノードまでは、まず大抵の半導体メーカーはプレーナ型トランジスタを使うものと見られるとのこと(ただし、Intelだけは分からない、と言われていた)。時期的にも既に仕様を決定済みで、実際のラインの開発に入っているはずだという。これに対して22nmノードについてはまだ分からない。しかし業界的には22nmノードまではいずれにせよ微細化していけると見ているという。ただ、その時期はロードマップより遅れるかもしれない。マルチゲートを使うのか、プレーナで行くのか、各社検討しているだろうと言う。

マルチゲートを導入する場合は、回路設計者も巻き込んで開発を行う必要があるようだ。例えばゲートの幅についても、プレーナ型であれば、自由に幅を設定できたが、FinFETのようなマルチゲートの場合は、ゲートの形が決まっているのでチャネルの幅は連続的に設定できず、ゲートの個数に比例する形で階段状に増えてしまう。そのような制約があるなかでうまく回路設計が出来るのか、共同検討が必要になると言うのだ。

製造装置については、石丸氏はEUVについては22nmノードでの採用についてやや悲観的な見方をされており、ArF液浸＋ダブルパターンニングで22nmプロセスに対応できるのではないかとの見解を示された。ただ、ダブルパターンニングはコストも高くなってしまうのが課題だ。

22nmプロセスは大きなチャレンジ

石丸氏にお話を伺っていると、Intelに負けず東芝も力強く微細化のロードマップを推進している事が感じられた。22nmプロセスはまだ未知数で、大きなチャレンジとなりそうな印象だが、従来は32nmプロセスが大きな壁と言われていたものの、現在は各社とも対応可能な状況になってきているところからすると、きっと22nmプロセスも何とか乗り越えられていくに違いない。22nmプロセスでチップが量産される頃には、パソコンのOSを格納するドライブにはシリコンディスクを使うことが一般化しているかもしれない。