PCテクノロジートレンド 2024 - プロセス編

2024年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う毎年恒例の特集記事「PCテクノロジートレンド」をお届けする。まずは例年通り、業界のあらゆる活動に大きな影響を及ぼす半導体プロセスの動向から紹介したい。

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皆様、あけましておめでとうございます。本年もよろしくお願いします。毎度のことながら、筆者はまだ年が明けておりません。

TSMC

2023年はN5及びN4がメインストリームになり、N7とかN6が次第に減りつつある、という感じになった。まだ2023年Q4のFinancial Statementが出ていないので2023年Q1～Q3のFinancial StatementからRevenue by Technologyをピックアップしてみた(Photo01～03)が、この辺の推移は明白である。まぁAMDは全製品N5/N6に移行しているし、NVIDIAはTSMC 4N(N4のNVIDIAカスタマイズ版)を使っており、これはN5の派生型だから、この辺の勢いは明確である。IntelにしてもGPU(Intel Arc)にはN6を、Meteor LakeではGPU TileにN5、SoC Tile/IO TileにはN6を使っている訳で、N7～N4の2世代でTSMCで売上の半分を占めるのも無理はない。

• Photo01: これはRevenue別なので、まだN3は当然入っていない。

• Photo02: なぜかN7/N6が増えているが、これはN16/N12が減った分が振り分けられているのだろうか？

• Photo03: いきなりRevenueで6%を確保する事になったN3。それだけWaferの値段が高い、という事でもある。

さて今年はどうなるか？ という話だが、順調にN3への移行が進むだろう。2022年末にN3の量産がスタートした訳だが、初期生産はAppleが全量を独占、この結果としてAppleは2023年10月にApple M3シリーズを発表出来た。勿論Appleが必要とするチップの量が他社より明確に多いという理由はあるにしても、2022年末に量産開始をしてから、それが市場に出てくるまで10か月位掛かるのが昨今の先端プロセスの半導体であるというのは間違いない。

話を戻すと、そんな訳で2023年中はAppleのみがN3プロセスを利用する事になった格好だが、2024年は多数のメーカーがN3に移行する事になる。アナウンスレベルで言えば、2023年9月7日にMediaTekが次期主力製品を3nmでTape outした事を発表したが、これがTSMCとの共同アナウンス、というあたりに思惑が透けて見える。N3は開発当初から色々難産であり、最初に開発していたN3そのものは実はキャンセル。これを改良したN3BプロセスをAppleは利用している(昨年のロードマップではN3Eを採用、と書いたがこれは間違いであった)。

ただこのN3Bを使うのはほぼAppleの様で、MediaTekを含む殆どの顧客はN3B(というか最初のN3)の簡易版であるN3Eプロセスを利用すると見られている(Photo04)。ちなみにどの辺が簡易版か？ というと、N3Bは25工程でEUVを利用し、しかも配線層はEUVのDouble Patterningを必要とするほど攻めていたが、N3EではEUV工程を19に減らし、また配線をSingle Patterningに改めたらしい。面白いのがこれで性能はむしろN3Bより僅かながら上がったらしいのだが、配線をSingle Patterningにしたということは配線間隔がN3Bより大きくなっている筈で、性能は兎も角実装密度が減らないのはどういうトリックなのだろう？ そのN3E、2023年第4四半期に量産を開始予定というアナウンスはあったものの、正確にいつスタートしたか(あるいはまだしていないか)という話は出て来ていない。そもそも2023年6月のTSMC 2023 Technology Symposium North Americaの際には2023年第2四半期中に量産開始予定とか言っていたのに、2023年10月23日の四半期決算での説明では「2023年第4四半期からの量産開始を予定。」と説明されているあたり、現実問題としては2023年末にスタートと考えておくのが無難な線だろうか。

• Photo04: TSMC 2023 Technology Symposium North Americaのスライドより。

こうなると、上で述べたMediaTekのSoCとかは今年第2四半期の終わり頃には少量出てくるかもしれないが、ある程度の数が期待できるのはもう少し後、第3四半期末～第4四半期というあたりではないかと思う。タイミング的に言えば、2024年のCOMPUTEXでお披露目があり、大量出荷開始は2024年9～11月くらいというのが現実的なタイムラインであろう。要するにZen 5コアのRyzen/EPYCやRadeon RX 8000シリーズ、GeForce RTX 5000シリーズ、それとArrow Lakeベースの製品が投入されるのは今年後半、それも第3四半期末～第4四半期に掛けてになるだろうと想像される(なんでここでArrow Lakeが出て来るかという話はIntel CPUのところで)。

この後の製品に関して言えば、先のPhoto04に従って説明すれば、まずN3Eの後継としてN3Pが今年中の量産開始を予定している。といっても現実問題として、N3Eを立ち上げて本格量産している間にN3Pを並行して立ち上げるというのは結構難しい訳で、Apple向けのN3Bが一段落した辺りでN3B向けの製造設備をN3Pに置き換えてゆくという格好で、立ち上がりは今年後半になり、ニーズが高まるようであればN3Eのラインも一部N3Pに置き換わってゆくという格好だろう。そう考えると、量産開始は早くても今年後半というあたりで、N3Pを利用した製品の市場投入は実際問題として2025年になるだろうと思われる。

そのN3PのHPC向けがN3Xとなる。こちらは動作電圧を高めて動作周波数を引き上げた(ので、消費電力はドカンと増える)バージョンになると予想される。特定用途向け(一部のHPC向けと、あとはAI Training向けあたりだろうか)なのでそれほど生産量は大きくならないだろう、というのが筆者の予想だ。というのは昨今のデータセンター事情を見ると、HPC向けとかAI向けでも性能/消費電力比が非常に重要視されるようになってきており、性能も高いが消費電力も高いプロセスは敬遠される方向にある。その辺を考えると、ニーズはそれほど大きくないだろうと予想される。そもそもN3Xは2025年に量産開始ということは、製品が出てくるのは2026年以降になるが、これはN2と色々重なる感じであり、どちらかというとN2を選ぶ顧客の方が多いのではないか？ という気もする(この辺、まだN2の性能とかロジック密度、特性などの詳細があまりハッキリしていないので断言はしかねるが)。

なおN3AE及びN3Aは自動車向けである。要するに高信頼性向けプロセスという扱いであり、例えば配線層の縦方向の厚みを増やす(水平方向でのジオメトリの変更は基本的には無い筈)などの方法で、長期稼働時の故障率を自動車業界が求める水準まで引き下げる対策が取られたものとなる。今年量産開始となるN3AEは"Early"の名前が示すように早期アクセス版であり、これを使って自動車メーカーやTier 1はサンプルチップを製造。そのサンプルチップで耐久性や安全性の試験を行い、仮に問題が出たらそれをフィードバック。対策を盛り込んで量産車に適用するのは2026年量産開始となるN3Aプロセスとなる。まぁあまりこちらは一般のユーザーには関係ない話である。

次はそのN2について。TSMC 2023 Technology Symposium North Americaで示された数字では、N3Eと比較して10～15%の性能向上ないし20～30%の省電力化、それと1.15倍の実装密度向上がN2で実証出来た、というものだった。ただこれは開発中の試作シリコンを利用しての評価結果という話で、しかもロジックではなくSRAMを利用しての数字だそうで、まだこの数字が実際の量産プロセスのものとして使えるわけではない様だ。ちなみにNanosheetを利用したトランジスタの性能そのものは80%向上(恐らくN3あたりと比較しての数字だろう)とされるが、256MbitのSRAMを試作し、Yieldが50%を超えたというのは、進捗を考えれば間違いなく前には進んでいるのだが、量産開始にはまだ色々乗り越えるべき壁がありそうに思える。ちなみにこのN2でTSMCはBackside PDN、つまり基板裏面からの電源供給をオプション提供するとしている(逆にN3世代はBackside PDNは今のところ提供予定が無いらしい)。今のところTSMCはN2の提供予定を2025年からずらしていない。ので、2025年末辺りに量産を開始、搭載製品が2026年に投入されるというあたりだろうか。そのN2の次にN2PとかN2Xも予定されている様だが、こちらがどうなるかは今のところ情報が無い(Photo05)。

• Photo05: ロードマップ的には示されているが、まだ詳細を詰められる段階ではないのかもしれない。そもそもN2PとN2Xが同じ2026年に提供できるのか、ちょっと疑問だ。

ところでN7～N4まではサラッと流してしまったが、Photo05にもある様にメインストリーム向けは今後N4PあたりにシフトするとTSMCは予測しているわけで、実際PCマーケット向けで言えばCPUやGPUはとっくにシフト済で、今後はそれこそNVMeのコントローラなどがまさにN4Pというか5nm世代にシフトしてくると予測されている。

ではN7というかN6は今後廃れるか？ というと、これがしぶとく生き残りそうである。主な用途はPHYなどのアナログを含む周辺回路系とSRAMである。この分野ではAMDが先行していて、Ryzen/EPYCの3D V-Cacheとか、GDDR6/Infinity Cacheを実装したRadeon RX 7000シリーズのMCD(Memory Cache Die)がこれだが、IntelもMeteor LakeでSOC TileとIO TileをやはりTSMC N6で製造している。なんで？ という理由は昨年のロードマップでも説明したが、主に配線密度が向上しないのが理由でSRAMの実装密度は7nm世代を境に急激に伸び悩んでおり、もうN6で作ろうがN4で作ろうが、同じ容量のSRAMだとエリアサイズが殆ど変わらなくなっている。これはPHYとか周辺回路系も同じで、PHYなんかは微細化してもエリアサイズは変わらないし、USBとかSATAのコントローラを高速化する必要性も薄い(N6でも十分高速に動く)。もっと言えば、プロセスを微細化すると動作電圧も下がるが、これは逆に言えば耐電圧が下がっているという意味でもあり、なのでN6で動いている周辺回路をN4に持っていった場合、入出力回りは耐電圧を引き上げるためにむしろ回路が複雑化してしまう。つまりメリットが皆無なわけだ。

それでいてプロセスを微細化するとコストが跳ね上がる。tom's Hardwareが2023年7月に報じたTSMCのWafer Priceによれば、2024年度のTSMCのWaferの生産価格は1枚当たり

• 7nm : $9,725
• 5nm : $12,730
• 3nm : $19,150

だそうで、結構大きな差がある。ちなみにこれは量産のコストであるが、設計コストの方も7nmと5nm以降では大違い(Photo06)であり、そりゃ性能も面積も変わらないのなら、なるべく7nmを使った方が有利である。N6というのはそのギリギリのプロセスであり(既にTSMCはN7の受注を終了しているので、今後のデザインはN6なりN6Pに限られる)、なのでより高密度なSRAMを実装できるテクニックとかが開発されない限り、このN6世代は相当残る事になると思われる。

• Photo06: これはSemicon Japan 2023でMarvellのSandeep Bharathi氏(Chief Development Officer)が行った"Innovations Driving Next Generation High-Speed Data Infrastructure"という講演資料からの抜粋。5nm以降の開発コストの上がり方がエグい。まぁそれを言えば16nm→7nmもエグいのだが。

ただロジックそのものは引き続き先端プロセスを使う訳で、したがって(UCIeを使うかどうか、はまた別にして)Chipletの形でN3あるいはN2以降のロジック部をN6のSRAMやPHYなどと組み合わせる、という使われ方が今後はより広範に使われることになるかと思う。実際のところ、例えばAMDは3D V-CacheでSRAMのダイを2つ積層してロジックに搭載するという事を製品化しているし、Instinct MI300シリーズではN6で製造したInfinity Cache兼HBM3コントローラのダイの上にGPUなりCPUのダイを載せるという実装を既に行っている。こうした使われ方は今後も増えて来るのは間違いないし、そうなると引き続き7nm世代のプロセスが使われるだろう。Photo03では7nm世代が16%くらいまで減っているが、2024年はこれが10%くらいまで下がるかもしれないものの、そこで下げ止まりになるのではないかと予想している。ちなみにPhoto03はあくまでもRevenue、つまり売上ベースの話であって、Waferの枚数ベースで言えば5nmのWaferは7nm Waferの1.5倍位の生産量と考えられる。この7nm世代は長く使われることになりそうだ。