Q:ではCommunicationはそういうお話として、他のマーケットは如何でしょう? MedicalとかAutomotiveとか。

A:例えばMedicalで言えば、我々はCTとかMRIなどに強かったんですが、今はレントゲンシステム全部とか超音波診断器、内視鏡といったところに入っています。しかも、ほとんどが当社です。

車載は我々にとって一番最近の話題です。車載の場合、ADASがありますが、残念なことに、ADASに関しては欧州が主導権を握って規格策定をしています。EuroNCAPの評価基準に2014年から自動ブレーキ、2016年から歩行者認識が入ります。現在色々な顧客が距離測定やレーンキープ、オブジェクト認識、信号認識などを開発されているわけですが、そうした機能を別々に開発しておられる。そして、どの機能が欲しいとなったときに、結果的に「全部欲しい」となると、コストの問題を意識せざるを得ない。XilinxだとPartial Reconfigurationがあるんですが、車載メーカーさんにはまだ使っていただいていない。ただ興味はお持ちの様です。

Q:素朴な疑問ですが、(Partial Reconfigurationの処理時間は)間に合いますか?

A:msecオーダーなのですが、遅いですかね? もちろん、これはどうReconfigurationを掛けるかにも掛かってきます。ある1つだけを切り替えるのか、5つのブロックを順次切り替える方式にするのか、とか色々あるとは思いますが。

Q:例えばGoogleの自動運転車だと、何千とか何万フレーム毎秒で撮影してオブジェクト認識掛けけてるんで、msecだと十分遅い気が(笑)

A:(笑)、まぁ正直なところを言うとそのあたりは良くわからないです。

Q:では今のところはまだ車両メーカーに働きかけをしている段階ということですか?

A:ADASに関してはそうですね。ただADASだけでなくナビもそうですしHUDとか色々な部分があります。

Q:ところがナビとかHUDだと、それこそ汎用プロセッサとの一騎打ちですよね? あるいは各社そこにASSPを持ち込み始めておられる。幸い今はマーケットが伸びているんですが、その中でASSPとかを駆逐できるほどFPGAは伸びるんでしょうか?

A:ASSPはもちろん広いマーケットを取るために、色々妥協があります。余計な機能があったり、足りない機能があったり。そこは我々にとってのポイントだろう、と。

Q:それはASSP+FPGAという意味ですか? それともASSPを置き換えという意味ですか?

A:それは場合によりますね。私自身はASSPを置き換えたいと思っていますけど。ただ+αという形になる場合も当然あります。なんというか、ASICやASSPにFPGAが乗っかるのは、いわばClassicなBusinessであって、今はZynqを元にして、ASSPがやっている事を我々がやっていこうと考えています。

Q:そういえば次のZynqは性能が向上しますしね。

J:はい、2月にその辺りのリリースを出させていただきました(注:日本語版は5月にリリース)。

Q:5月に業界としては初めて20nmの製品のサンプル出荷を開始されて、Zynqに関するリリースも本社の方では2月、日本でも5月に出された訳ですが、これは要するに16nm製品に関してTape outしたと考えて宜しいんですか?

J:いえ、これはマルチプロセッシングのSoCに関するアーキテクチャの概要を発表した形になります。

Q:ちょっと確認ですがZynqは20nm世代ではおやりにならず、16nm世代まで待つという認識で宜しいんですよね?

J:ちょっと、そこは確認させてください。

Q:20nmに関しては、Logic FabricとHigh Speed Analogなどだけが提供されるという形で。

A:そうなんですが、ちょっと考え方が違います。これまでは90/65/45nm世代では、1つのProcess Nodeで1つの世代と考えていた訳です。ところが28/20/16nmに関しては同時に開発している訳です。90/130/250nm世代製品は今でも製造して出荷していますが、もう新規開発がこれで行われる事はありません。ところが28nm以下に関しては同時に開発が行われています。この結果、あるプロセス(の製品)はあるものに、別のプロセス(の製品)は別のものに、という形になってるんです。

この結果、例えばZynqあるいはSpartan的なものは、多分28nmプロセスで十分なんじゃないかなと思うんですね。それはコスト的な面で、という意味ですが。逆に言えば20nmをやる必要はないかな、と私は思いますね。

Q:なるほど。もう1つ確認なのですが、その16nm世代の製品、Processor Coreは16nm FinFETということでいいと思うんですが、Logic Fabricも16nmなんでしょうか? それともLogic Fabricは20nmで、それをTSMCのCoWoSを使った3Dというか2.5D実装になるんでしょうか?

J:これも確認してお答えさせていただきます。あくまでも現状はアーキテクチャの発表の話ですので、まだ具体的なインプリメントに関しては公開していないので、お答えできるかどうかちょっと確認させてください。

A:ちなみに16nmとかになると、そろそろ配線がDouble Patterningになりますよね。実はこのDouble Patterningは我々にとって嬉しい副作用があるんですよ。というのは、Double Patterningだとより配線の数を増やせるんです。もともと世代ごとにロジック密度は自乗で増えてゆくのに、Routing Resourceは自乗にならない。ところがDouble Patterningだと配線ルールを変えて、配線の数を増やしやすいというメリットがあります。なので、我々にとっては実は助かってるんです。