本連載はHisa Ando氏による連載「コンピュータアーキテクチャ」の初掲載(2005年9月20日掲載)から第72回(2007年3月31日掲載)までの原稿を再掲載したものとなります。第73回以降、最新のものにつきましては、コチラにて、ご確認ください。
マイクロアーキテクチャを考える時、例えば、論理機能だけを優先して同時実行命令数を大きくとると、チップ面積が大きくなりすぎたり、配線が長くなり動作クロックが低下したり、あるいは電力が大きすぎたりして、チップとして実現が不可能であったり、実現可能としてもコストが高すぎるとか、クロックが低く性能が出ないなど、アンバランスな設計になってしまう。つまり、物理的な実現と切り離してマイクロアーキテクチャを考えることは出来ず、ある機能を実装する場合に必要となるチップ面積や消費電力といったコストと得られるメリットを天秤にかけることが必要である。
そのためには、その機能を実現するにはどのような論理回路を作る必要があるのか、それにはどれだけの論理ゲートやメモリが必要になるのかという論理的見積もりと、それらの論理ゲートやメモリがどれだけのチップ面積を占め、どれだけの電力を消費し、その動作クロックがどの程度になるかなどの物理的な見積もりが必要となる。
実際の設計に入ると、各機能を実現する論理回路図を描き、それぞれの部品を配置して占めるチップ面積を決め、現実に近い配線長を用いて遅延時間を計算するが、マイクロアーキテクチャを考える段階で、色々な機能を実装するかどうかを取捨選択する過程では、見積もりの精度は粗くても良いが、短時間で簡単に見積もれることが重要である。
設計当初における簡易な見積もりの必要性は、どのような分野の設計でも同じであると思うが、半導体テクノロジを使ったマイクロプロセサの場合、微細化の進展により、2年後には同じ機能が半分の面積で実現できようになるというように、その変化のペースが速い。新規なマイクロアーキテクチャの検討から、実際にチップが完成するまでには少なくとも3～4年、長い場合は5年以上を必要とするので、完成時点でどのようなテクノロジが使用可能になるかを考え、そして、そのテクノロジでの面積、電力等を見積もる必要がある点が他の分野の設計とはかなり異なっているのではないかと思われる。
半導体の微細化により物理的実現の前提が大きく変わるため、つい、1～2年前まではクロックの向上が金科玉条であったのに、クロック向上に伴い消費電力が急増し、エネルギー効率を改善する必要からマルチコアへと大きくマイクロアーキテクチャの方向が転換したのはご存知の通りである。
ということで、半導体テクノロジと微細化に伴うマイクロプロセサの実現コストがどのようになるか、その見積もり方法について説明しようと思う。
半導体テクノロジ
先ず、トランジスタであるが、Nチャネルトランジスタは左の図のような回路記号で表わされるが、実際には右の図のような構造で作られている。
このトランジスタの断面図は寸法は正確ではなく、ゲート酸化膜は1nm強の厚みであり、断面写真では殆ど見えない程度の厚みでしかない。教科書のMOSトランジスタの原理を説明する部分では、チャネルの部分が長く、その上に平面的なゲートが載っている断面図が見られるが、実際にはソース、ドレインの間隔はこの写真のトランジスタでは35nmであり、非常に短い。このため、ドレインの電圧に正の電圧を掛けると、ゲートの電圧がチャネルに影響を及ぼすのと同様にチャネル表面に電子をひきつけるので、余計に電流が流れる。このため、教科書の理想のトランジスタは飽和領域ではドレイン電流はドレイン電圧に依存しないが、この写真のようなトランジスタでは、ドレイン電圧を増加するとドレイン電流も増加する、いわゆる短チャネル効果が出る。また、ドレイン電圧がゲート電圧と等価な働きをすることから、等価的に見たスレッショルド電圧(Vth)が減少し、リーク電流も増大することになる。
また、断面図のゲートは紙面奥行き方向に伸びているが、幅が35nmと非常に狭いので高抵抗になり、ゲート容量とこの抵抗による時定数が大きくなる。このため、ゲートはRC線路となり、その中を信号が伝わる時間が無視できない値となる。こうなるとトランジスタ全体が同時に動作せず、スイッチする時間が延びてしまう。従って、抵抗を下げるために幅に比べて3倍程度の高さを持たせている。また、断面写真のゲートの上側が黒くなっているのはゲートのポリシリコンとコバルトやニッケルなどの金属化合物を作りゲート電極の抵抗を下げているからである。ソースやドレインの拡散も厚みが薄く高抵抗になるので、ゲート同様にコバルトやニッケルとの金属化合物をつくることにより抵抗を低減している。
ゲート酸化膜はトランジスタの中でも一番重要な要素であるが、その厚みは1.0nmに近くなってきており、原子にして数個分程度の厚みしかない。このくらい薄くなると、トンネル効果で電子がゲート酸化膜を突き抜けてしまい、絶縁の役を果たさなくなってしまう。このため、純粋なSiO2ではなく、窒素を入れSiON膜を形成する方法が採られる。
SiO2は比誘電率が4程度であるが、SiON膜は窒素の含有率を大きくすると比誘電率が5～6に増加する。MOSトランジスタはゲートとチャネル間の静電容量で動作するので、SiON膜を使うと同一の容量を実現するのに誘電率の比率だけ厚い膜を使うことが出来る。トンネル効果による電流は材料にも依存するが、膜厚の影響が支配的であり、厚い膜を使うことによりゲートリーク電流を抑えている。
しかし、SiON膜の比誘電率の向上は頭打ちであり、微細化の進展には追いつけなくなりつつあるので、より高誘電率の膜の研究が続いている。Hf2O3などのハフニウム系の酸化物が有望であるが、シリコンとハフニウム系の膜の相性が必ずしも良くなく、各社が懸命に研究しているが、量産レベルで高性能のトランジスタに適用されるには到っていない。例えば、Intelは2003年11月に高誘電率(通常、High-kと呼ばれる)ゲート絶縁膜とメタルゲート(ゲートをポリシリコンでは無く、金属で形成)の開発に成功という発表を行い、45nmテクノロジへの適用がターゲットと述べたが、今回の45nmの発表を見ると、このようなテクノロジは使われていないようである。
なお、ゲート酸化膜の厚みはその物理的な厚みでいう場合もあるが、一般的には同じ静電容量を与えるSiO2膜に換算した電気的な厚み(EOT:Electrical Oxide Thickness)で言われることが多い。
