東大など、ハイブリッド方式で誤り耐性量子コンピュータ実現への理論を確立

東京大学(東大)、Nanofiber Quantum Technologies(NanoQT)、科学技術振興機構(JST)の3者は11月26日、誤り耐性型量子コンピュータの性能を左右する規模と計算速度のジレンマを解消する新しい理論を確立したと共同で発表した。

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  2種類の量子エラー訂正符号を用いて、規模の抑制と高速演算を実現する誤り耐性型量子コンピュータ(出所:共同プレスリリースPDF)

同成果は、東大大学院 工学系研究科の田宮志郎客員研究員(NanoQT リサーチ・サイエンティスト兼任)、同・小芦雅斗教授、東大大学院 理学系研究科の山崎隼汰助教(現・東大大学院 情報理工学系研究科准教授、NanoQT プリンシパル・リサーチ・サイエンティスト兼任)らの研究チームによるもの。詳細は、英科学誌「Nature」系の物理学を扱う学術誌「Nature Physics」に掲載された。

誤り耐性量子計算のコストが大きく削減される？

量子コンピュータは、現在のコンピュータと比べ、巡回セールスマン問題などに代表される「組み合わせ最適化問題」を高速に解く能力を持つ。この組み合わせ最適化問題は実社会のさまざまな場面に関わるため、量子コンピュータのさらなる高性能化が強く期待されている。

しかし、量子コンピュータの情報を扱う最小単位である量子ビットはノイズに弱く、エラーが発生しやすいという根本的な問題を抱える。そのため、実用的な大規模な計算を正確に行うためには、発生したエラーを計算途中で訂正しつつ処理を進める「誤り耐性量子計算」が不可欠となる。

誤り耐性量子計算では、「量子エラー訂正符号」技術を用いてエラーから保護することが考案されている。これは、ハードウェア上で実装される物理量子ビットを束ね、エラーに強い理想的な情報単位である「論理量子ビット」を作り出す手法だ。例えるなら、「0」の情報を「000」と複数のビットで記録するのと同じ原理。これにより、仮に1つのビットがエラーで「1」に変わっても、多数決で元の「0」に訂正可能である。つまり、多数の物理量子ビットで情報を冗長化することで、量子の世界で起こる複雑なエラーの検出・訂正を可能にするのである。

この技術では、量子コンピュータの規模に直結する論理量子ビットを保護するために必要な物理量子ビットの数と、計算速度に直結する誤り耐性化の一連の処理による計算の遅延の比率を、可能な限り小さくすることが重要となる。

この規模と計算速度は、使用する量子エラー訂正符号に左右される。例えば、近年注目される「量子低密度パリティ検査符号」は、個々の検査はごく少数の物理量子ビットのみを対象とし、個々の物理量子ビットも少数の検査にしか関与しない。この性質により、効率的なエラー訂正が可能となる。つまり、少ない物理量子ビットで多くの情報を保護でき、規模の増大を抑えることが可能だ。ただし、その複雑な構造から計算を行うのが困難という弱点も存在するという。

一方、計算が速い手法とされるのが古くから存在する「連接符号」である。比較的単純な量子エラー訂正符号を、入れ子構造のように再帰的に組み合わせることでエラー訂正能力を高める手法だ。例えば、7個の物理量子ビットで1つの論理量子ビットを保護する符号があるとする。2つ以上のエラーを訂正できるようにするため、今度はその「7量子ビット符号」自体を1単位とし、7つ集めて符号化する(7×7=49物理量子ビット)。このように、入れ子の階層を深くするほどエラー訂正能力は飛躍的に高まる一方で、構造のシンプルさから計算の実行速度は高い。しかし、情報の保護には多くの物理量子ビットを必要とすることが課題だ。

このように、規模の増大と計算速度の低下はトレードオフの関係にあり、同時に理想的なレベルで両方を抑えることは困難である。そこで研究チームは今回、この2種類の量子エラー訂正符号を適材適所で活用するハイブリッド方式を採用したという。

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  ハイブリッド方式に採用された2種類の量子エラー訂正符号の模式図。量子低密度パリティ検査符号(左)は、少ない物理量子ビットで多くの論理ビットを保護できるが、構造が複雑で演算に時間を要する。一方、連接符号(右)は高速演算を得意とするとが、多くの物理量子ビットを必要とする。ハイブリッド方式は、情報保持に量子低密度パリティ検査符号を、演算実行に連接符号を用いることで両者の長所を活かし、規模の増大と計算速度の低下を同時に高レベルで抑制することに成功した(出所:共同プレスリリースPDF)

具体的には、情報の保持効率に優れた量子低密度パリティ検査符号を用い、苦手とする計算については、実行を加速する効果を持つ補助的な量子の状態を、高速な連接符号を用いて生成するという役割分担である。しかし、このハイブリッド方式の性能解析にあたっての主要課題は、動作原理の異なる2つの符号を組み合わせた複雑な回路において、エラーの伝播と計算結果への影響を統一的に評価することだった。

そのため、使用する符号の種類を問わず、巨大な回路を機能ごとの部品に分割し、各部のエラー特性を個別に評価することで回路全体のエラー確率を厳密に導き出す「部分回路縮約」という新たな解析手法が開発された。その結果、この方式は規模の増大を大幅に抑制しつつ、計算速度の低下を連接符号と同レベルに留められることが厳密に証明された。

今回の成果は、誤り耐性型量子コンピュータの実現に向け、その開発に不可欠な理論基盤を提供するものとなる。量子コンピュータの誤り耐性化コストを大幅に低減し、その実現を加速させる基盤技術としての幅広い応用が期待されるとしている。