AMDのTSMC 2nmプロセス採用EPYCがテープアウト

AMDは4月14日(米国時間)、2026年の正式発表を予定しているHPC向けの次世代AMD EPYC(開発コード名:Venice)がTSMCの2nm(N2)プロセスでの製造に向けてテープアウトしたことを発表した。

また、併せて同社は第5世代EPYC(開発コード名:Turin)の立ち上げと検証を、TSMCの米国アリゾナ州の製造拠点にて完了したことも併せて発表した。

  • AMDのLisa Su氏とTSMCのC.C. Wei氏

    AMDのLisa Su氏(左)とTSMCのC.C. Wei氏(右) (提供:AMD)

AMDとTSMCのトップが先端プロセスでの協力関係を強調

AMDの会長 兼 最高経営責任者(CEO)のLisa Su氏は、「TSMCの2nmプロセスおよび米国アリゾナ州の半導体前工程工場(Fab 21)における HPC分野の主要カスタマーとなったことは、AMDとTSMCが緊密に連携し、革新を推進し、次世代のコンピューティングを支える先端技術を提供するために取り組んでいる好例」だと説明し、AMDとTSMCの最先端プロセステクノロジーと新たな設計アーキテクチャを共同で最適化を推進していく半導体製造パートナーシップの強さを示すものだと強調している。

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