FPGAの信頼性を向上する出力トラッキング/シーケンシング機能の構成方法

DSP、ASIC、FPGA、マイクロプロセッサにて、POL(Point of Load)電源から供給される入力電源レールの数が増加しており、電源設計がますます難しくなっている。特に、システムの電力と動作周波数に対する要求が高まるにつれ、インフラ/産業機器、FA機器は、ノイズや不測の事態に対する脆弱性が一層、増加している。 例えば、スタートアップ時の誤入力が、システム・ラッチアップ、信頼性低下、さらにはシステム故障さえも引き起こすことがある。

本稿では、センシティブな複数電源レール・システムを採用するFPGAやマイクロプロセッサなどにおいて、電源入力の適切なスタートアップとシャットダウンを可能にする、各種電圧出力トラッキング/シーケンシング機能の構成法について考察する。また、出力立ち上がり時や立ち下がり時に、FPGAに内蔵された静電気放電(ESD)保護ダイオードへの電圧印加やストレス増大の発生を防止する、レシオメトリック設定とコインシデンタル設定についても検討する。こうした構成により、システムの信頼性は大幅に向上する。このことは、広範なインフラ・システムと工場現場の産業機器の生産性と稼働時間の向上に極めて大きな意義を持つ。

システム構成

FPGA向けの一般的なアプリケーション回路構成を図1に示す。電圧が最も高い3.3V入力レールと2番目に高い2.5V入力レールの間に、内蔵保護回路としての役割を果たすback-to-back ESD保護ダイオード回路が設けられている。さらに、別の1組のback-to-back ESD保護ダイオード回路が、2番目の入力レールと3番目のレール間に設けられている。

電圧が最も高い入力レール、この例では3.3Vの入力レールが他のレールより先にスタートアップする場合、2.5Vの出力レールが約1.9Vまでプリバイアスされ、1.8Vのレールは 1.2Vまでプリバイアスされる。同様に、1.8Vレールが最初にスタートアップする場合、2.5Vと3.3Vのレールがプリバイアスされる。いずれの場合も、スタートアップ時にESD保護ダイオードが導通してしまう。図2は、3.3V用入力レールの電圧と、アクティブになる前の2.5Vレールに送られる電圧を示す。ESD保護ダイオードを流れる電流は、スタートアップ・スルーレート、2.5V出力コンデンサ、さらに負荷に応じて決まる。1.8Vの出力レールで同様にスタートアップを行っても、同様の電圧信号波形となる。

ESD保護ダイオードは導通状態になるたびに、その信頼性が低下する。図3は、2.5Vの入力電源がプリバイアス・スタートアップに対応していない時に3.3Vと2.5Vの各レールで何が起きるかを示している。図から分かるように、2.5Vのレールがスタートアップする時、FPGAの内蔵ESD保護ダイオードにストレスが加わる。従って、プリバイアス・スタートアップに対応した電源を用いれば、こうした問題が解消され、システム・ラッチアップの可能性を解消できる。降圧レギュレータのパワートラッキングを適切に設定することにより、システムのすべての電源レールの適切なソフトスタートが可能になり、ESD保護ダイオードの導通を防止できる。こうしたシンプルな方法により、システムの信頼性を向上させ、システム電源が不意にラッチする事態を回避できる。