産総研、16nm世代以降の実現に向けたトランジスタの接合位置制御技術を開発

産業技術総合研究所(産総研) ナノエレクトロニクス研究部門 シリコンナノデバイスグループの水林亘 研究員、右田真司 主任研究員、太田裕之 主任研究員、昌原明植 研究グループ長らは、16nmプロセス世代以降のトランジスタに適用できる、新しい金属ソース・ドレイン接合技術を開発したことを発表した。

従来、シリコン集積回路は、その最小構成単位であるトランジスタ素子のプロセスルールを微細化することにより高性能化や高集積化を実現してきた。プロセスの微細化は、デバイスあたりのトランジスタの集積数の向上による性能向上に加え、ウェハ1枚あたりの取れ数を増やし、コスト削減にもつながるため、各所で微細化に向けた取り組みが続けられてきた。しかし、2016年以降に市場に投入することが見込まれている16nmプロセス世代やさらにそれよりも微細なトランジスタ技術では、P(リン)、As(ヒ素)、B(ホウ素)などの不純物を高濃度に添加したシリコン半導体ソース・ドレイン接合領域の寄生抵抗の顕在化と、10nm程度のゲート長に対して精度よくソース・ドレイン接合を形成できる技術を開発することが求められており、特に、接合位置の揺らぎは、トランジスタ特性を大きくバラつかせる要因となるため、ナノメートルレベルで接合位置を制御できる技術の開発が必要となっていた。

産総研は、これまで新エネルギー・産業技術総合開発機構(NEDO)の世代半導体材料・プロセス基盤(MIRAI)プロジェクト委託事業の中にて微細トランジスタの実用化に向けた最先端CMOSプロセス技術の開発を行ってきた。2005年には低抵抗の二ケイ化ニッケル(NiSi₂)金属ソース・ドレイン接合を開発し、これまでのシリコン半導体接合に比べ、抵抗が約100分の1にまで低減することを確認したほか、2010年にはシリコン酸化膜換算膜厚で0.5nmを実現した高誘電率ゲート絶縁膜の開発とトランジスタへの導入に成功した。また、SOI基板を用いたトランジスタ開発の研究も行っていた。

従来型のシリコン半導体ソース・ドレイン接合と金属ソース・ドレイン接合を比較すると、シリコン半導体ソース・ドレイン接合は、P、As、Bなどをイオン注入し高温で熱処理して形成するために、注入位置バラつきや熱拡散による特性バラつき、接合界面でのドーパント(P、As、Bなど)の低濃度化による高抵抗化といった問題がある。一方、金属ソース・ドレイン接合は、金属とシリコン(Si)の固相反応により比較的低温で形成するために、接合位置にバラつきがなく、また、接合界面が急峻になるので、特性バラつきを抑制することが可能という特長がある。

NiSi₂結晶は(111)面で囲まれた安定構造を作る性質がある。今回、研究グループでは薄いSi層に対してNiSi₂の形成を行った場合の結晶成長の振る舞いを調べることで、微細トランジスタにおける金属ソース・ドレイン接合位置制御の可能性を調査した。実際には8nmの厚さのSOI層を用意し、ダミーゲート構造を作成し、Ni膜の成膜後500℃で熱処理して、NiSi₂結晶を形成した。同結晶のサイズはSi結晶のサイズとほぼ一致しているためエピタキシャル構造となる。

透過型電子顕微鏡(TEM)による断面観察の際、初期の反応端の位置を明確にするために、未反応Niを除去した後にHfO₂膜を堆積させた。熱処理時間を変化させたときのエピタキシャルNiSi₂ソース・ドレイン接合位置の断面TEM像を見ると、1分間の熱処理後にはNiSi₂の準安定な(100)面と安定な(111)面が見られる。

100分間の熱処理では、<100>方向の結晶成長が進行し、埋め込みSiO₂(図3中ではBOXと表記)界面に到達して成長が止まっている。このとき、NiSi₂の(111)面の位置は変化していない。さらに、その後300分間の熱処理では、NiSi₂は安定な(111)面を維持しながら横方向に結晶成長している。これは、トランジスタの接合位置の変化に対応しており、300分間の熱処理により横方向に8nm進入している。この現象では、原子の固体中での拡散によって成長速度が決まるため、成長量は時間の平方根に依存するが、あえて成長速度を見積もると0.04nm/分と遅く、ナノメートルレベルで制御できると考えられると研究グループでは説明する。

さらに、同じゲート構造やゲート長で熱処理時間だけを変化させてトランジスタを試作し、接合位置の効果を調査し、トランジスタ特性を比較したところ、接合位置を近づけたことでドレイン電流が20%以上増加していることが確認されたほか、特性バラつきは増えていないことが確認されたことから、研究グループではこのようなNiSi₂結晶成長の性質を利用した金属ソース・ドレイン接合の位置制御技術は、16nm世代以降のMOSトランジスタの新たな接合技術として期待できると説明する。

今回開発された技術について研究グループは、16nmプロセス世代以降で深刻になる特性向上の頭打ち問題の解決につながり、MOSトランジスタのさらなる微細化を可能とするものとしており、今後は、より微細化したトランジスタの実現や回路レベルでの性能向上の実証を目指すとしている。