Taiwan Semiconductor Manufacturing(TSMC)とCadence Design Systemsは、Cadenceの各種テクノロジがTSMCの28nmプロセス製造向け「Reference Flow 12.0」および「Analog Mixed Signal(AMS)Flow v2.0」に組み込まれたことを発表した。
両社の協業は、electronic system level(ESL)、3次元IC(3D-IC)のインプリメンテーション、DFM、およびAMS 設計の領域で行われ、これによりカスタマはワイヤレス、ネットワーク機器、コンシューマ製品やその他のアプリケーション向けの低消費電力なデジタル、アナログ、およびミクスドシグナル設計に関する複雑な課題に対応できるようになるという。
ESL機能は、Cadenceが開発し、2011年5月に発表した「Cadence System Development Suite」により実現される。同ツールは、アーキテクチャ・レベルの開発からプロトタイピングまでのハードウェア/ソフトウェアのコ・デザインを可能にする4 つの統合されたプラットフォームで、Reference Flow 12.0と同ツールを組み合わせることで、TLMおよびTLM/RTLプラットフォーム向けSoCのバーチャル・プロトタイピング、オープンなSystemC言語を使用したソフトウェアの早期開発および機能検証をサポートすることが可能になるという。
また、同フローは、システム全体の消費電力を予測し、消費電力の最適化を図ることが可能となるTSMCの消費電力予測ツール「iPPA」とリンクし、28nmプロセスでの開発をサポートできるよう拡張されている。
一方の3D-IC/TSV DFT自動化サポートとしては、CadenceとベルギーIMECが開発した技術を用いることで実現している。同3D-IC技術は、従来の2次元IC向けのDFTインフラストラクチャを拡張し、3次元に焦点をあてたアーキテクチャをサポート、積層前や積層後のダイのテスト、TSVベースのインタコネクトのテスト、およびパッケージ後の最終テストを可能にするもので、Cadenceからはスタティック・タイミング解析、IR解析、温度解析機能を持つデジタル・インプリメンテーション・フローによる3D-ICサポートや、RC抽出、物理検証フローなどを提供している。
さらに、AMS v2.0では、回路の最適化、layout dependent effects(LDE:レイアウト依存効果)に対応するセンシティビティ解析、LDEを考慮したレイアウト、デバイスの信頼性解析およびmulti-technology simulation(MTS:複数のプロセス・テクノロジを考慮したシミュレーション)を従来のAMSフローに付加。
同フローでは、Cadenceのカスタム・アナログ統合フロー「Virtuoso」とVirtuosoに統合されている「Virtuoso Spectre Circuit Simulator」を使用することで、電圧のオーバーストレスのような問題を検出することにより、設計性能および信頼性に大きな影響を与えるデバイスやパラメータを自動的に特定し、コネクティビティ・ドリブンおよびコンストレイント・ドリブンなレイアウトを可能にする。また、アナログとデジタルのダイの統合を検証するために、Spectreが持つMTS機能が使用されている。
このほか、Reference Flow 12.0には歩留まり低下の要因となるマルチレイヤの歩留まりパターン、あるいはホットスポットを検出するための高速なパターン・マッチング・テクノロジがCadenceから提供されている。同パターン・マッチングは、「Encounter Digital Implementation System」およびVirtuosoインプリメンテーション・テクノロジに備わるin-design DFM機能の一部で、それぞれのシステムの配線機能は、問題のあるパターンを自動的に検出し、除去するほか、設計者は、Virtuosoのin-design DFM機能を使用することで、回路レベルでLDEを解析できるようになるという。