Cadence Design Systemsは4月11日(米国時間)、SoC設計者向け次世代DDR4メモリソリューションを発表した。

DDR4の仕様は現在、JEDECにおいて検討中で、2011年中に確定する予定。現行のDDR3規格と比較して50%の高速化となる1600MT/s(トランスファ/秒)から最大3200MT/s の転送率が提唱されているが、より高い動作周波数や処理能力に対応するために規格が進化するにつれ、シグナル・インテグリティ、消費電力、および性能に関する課題が増えていくこととなる。

こうした状況の中、IPをうまく統合できるかどうかは、IPの品質と統合環境の双方に依存することとなるが、Cadenceでは、自社の統合環境を使用することで、カスタマはターゲットとするメモリのトポロジをモデル化し、SoC、およびシステム・レベル両面からIPの動作を検証することができるようになると説明している。

同ソリューションとして提供されるソフトPHYとコントローラは、高い柔軟性により、あらゆる範囲の動作周波数と電圧に対応できるよう合成可能となっており、設計者は、DDR4のみを使用したSoC、あるいはDDR4とDDR3やLPDDR2などの他のテクノロジを組み合わせたSoCを設計することが可能となるという。

なお、DDR4コントローラIP、検証IP、およびメモリ・モデルは、現在使用可能で、同社およびサード・パーティの設計ツール、メソドロジでサポートされている。また、ソフトDDR4 PHYソリューションは、2011年第2四半期、TSMCの28nmプロセスでのハードPHYソリューションは、2011年の第3四半期にそれぞれ提供開始予定となっている。