Taiwan Semiconductor Manufacturing(TSMC)は、先般発表した拡張したOpen Innovation Platform(OIP)における重要なコンポーネントとなる2つのリファレンスフロー「リファレンス・フロー11.0」および「AMS(アナログ/ミクスド・シグナル)リファレンス・フロー1.0」を発表した。
リファレンス・フロー11.0 は、ESL(電子システムレベル)設計、SoCインターコネクト・ファブリック、TSV(シリコン貫通電極)を使用した2次元/3次元集積回路(2D/3D IC)に重点を置いたもので、一方のAMSリファレンス・フロー1.0 は、同社AMS設計パッケージと完全に統合可能なマルチベンダ対応AMS設計フローで、40nmおよび28nmプロセスノードにおいて、プロセスの影響により増大する複雑性のほか、設計の複雑化にも対応している。
リファレンス・フロー11.0では、ESL設計を同社の同フローとしては初めてサポート。これにより設計者は、異なるシステムアーキテクチャで、最適なPPA(Power、 Performance&Area)を検討することが可能となる。特にESLフローでは、仮想プラットフォーム・プロトタイピング、HLS(ハイレベル合成)、ESL to RTL検証が含まれているほか、長い配線に起因するSoCのタイミングの問題に対応するためにSoCインターコネクト・ファブリック・フローが導入されている。
また、2009年に発表したリファレンス・フロー10.0で導入したSiPソリューションを基に、SiP構造におけるカスタム設計チップのサポート、広帯域パッケージ抽出、メカニカル解析が新たに追加されたほか、TSV設計および解析技術による3次元IC化にも対応しており、2つのチップを積層するための、自動配置配線(APR)、物理検証および熱解析も含まれている。
さらに低電力機能として、省電力設計手法やその検証用のIPモデリングに拡張されたCPF(Common Power Format )およびUPF(Unified Power Format)のサポートが含まれている。加えて、シングルAOCVテーブルに代わり、クロックおよびデータパスにおける複数の先端ステージベースOCV(オンチップバラつき)の最適化および解析テーブルにより、性能向上の実現や冗長な設計マージンの削減を目的とした、より現実的なタイミング検証が提供されている。
一方のAMSデザイン・フロー1.0の設計パッケージには、LDE(レイアウト依存効果)を考慮した設計手法、独自のLDEエンジン、完結したDFMを考慮したアナログレイアウト・ガイドラインおよびチェック機能、先端ABC(アナログベースセル)設計、包括的なデザイン構成管理環境が含まれており、すべて28nm iPDK(互換性のあるプロセスデザインキット)およびOpenAccessデータベースに基づき、シームレスに統合されている。
また、設計の難易度、歩留り、複数のプロセスコーナー、ノイズ効果、IRドロップおよびEM(レクトロマイグレーション)の問題を解析するフロントエンド設計およびシミュレーション・プラットフォームが含まれている。AMS物理フローには、デザイン制約に基づくアナログレイアウト設計や迅速なレイアウト試作を可能にする配線技術、半自動ルールベースのレイアウト支援とPLLシステムの設計見積りの実例およびループフィルターレイアウト合成機能が含まれており、物理検証フローには、高機能RC削減機能による3次元フィールドソルバによる抽出と高度なDRC/LVSサインオフとダミーパターン挿入/抽出機能が含まれている。
