NECエレクトロニクスは1月26日、Cadence Design Systemsの設計ソリューション「Encounter Digital Implementation System」を活用し40nmプロセスのASIC設計環境を構築したことを発表した。

NECエレクトロニクスでは、同設計環境を用いてすでに40nm低消費電力プロセスを採用したASIC「CB-40L」を10件以上設計しており、その内いくつかは設計を完了し量産に移行しているという。

これらのASICの多くは2000万ゲート以上のASICで、従来の55nmや90nmプロセスを用いたASICのゲート規模と比べ2～4倍程度大きくなっており、Encounterの並列処理機能や合成技術にとゆネットリストの最適化機能、DFM最適化とサインオフ解析を統合した機能などの活用により、実現したとしている。