米Cadence Design Systemsは1月15日(現地時間)、半導体理工学研究センター(Semiconductor Technology Academic Research Center:STARC)の設計フロー「STARCAD-CEL」がCadenceのタイミング検証ツール「Encounter Conformal Constraint Designer」を認証したことを発表した。

今回の認定に際しSTARCは同ツールに対し、100を超す個々の評価項目についてのテストを実施し、認定を与えたという。これにより、Cadenceでは、同ツールが低消費電力、DFM手法を用いた大規模な設計を行う日本の半導体メーカーが用いている先端ノード設計メソドロジにとって不可欠な要素となったとしている。

同ツールのテンプレート生成、およびチェック機能はすでにSTARCより認定され、フローに採用されていた。今回は、SDCインテグレーション機能を新たに認定、フローに組み込んだことにより、設計のコンストレイント生成フローが改善され、手作業でのデバッグと比較して、テープアウトまでの時間の短縮および設計品質の向上につながるようになるという。