講演の後半は、ReCycleと名付けた半導体の製造バラつきの影響を軽減するアーキテクチャ的手法に関するものであった。半導体の微細化が進むと、トランジスタなどの素子特性のばらつきが相対的に大きくなり、回路の特性のバラつきが大きくなる。プロセサのクロックは、最も遅いパイプラインステージで決まってしまうので、最悪のバラつきに相当するクロックでしか動かないということになる。しかし、パイプラインステージによりばらつきの影響は異なり、現実には、速いステージと遅いステージが出来る。この場合、速いステージの結果を受け取るラッチのクロックを前に出しタイミングの余剰分を次のステージに廻してやれば、クロック周期を最も遅いステージではなく、直列に接続されたステージの遅延時間の平均値まで改善することができる。

Itanium 2は約15000箇所のクロック遅延調整回路を内蔵しており、このようなクロックタイミングの調整を行っており、パイプラインステージ間で余剰タイミングを貸し借りする手法でクロックを上げるという考え方は新規ではない。

ということで、トレラス先生のグループはもう一ひねりして、ループを構成するパイプステージにドナーと呼ぶパイプステージを追加することを提案している。ドナーは、論理的には何の動作も行わず、タイミング余剰を他のパイプラインステージに与えるために存在する。従って、ドナーステージを追加してタイミングをバランスさせることによりクロック周波数を上げることができる。しかし、パイプラインの長さが増加するのでIPC(Instruction per Cycle)は低下する。クロックの向上とIPCの低下のどちらが優位かであるが、全てのループに最低1段のドナーステージを追加して遅延時間をバランスさせると15%程度クロックが上がり、IPCの低下を考慮しても6%程度性能が向上するという。

しかし、ALUの結果のバイパスのような1パイプステージのループにドナーを追加して2ステージにするとIPCの低下はクロックの向上より大きくなるのではないかという懸念や、これが正しいとすると、初めから長いパイプラインを作った方が常に性能が高いことになるが、これには限度があり、トレラス先生のグループがスタート点に選んだマイクロアーキテクチャのパイプラインが短いためにこのような結果になったのではないかというような質問が相次いだ。