2019年はどうなる？ PCテクノロジートレンド - その2 プロセス Intel／Globalfoundries編

2019年の自作パーツの動向を占う「PCテクノロジートレンド」。各ファウンダリのプロセスを解説する。前回のTSMC／Samsungに続いて、今回は苦境が続くIntel、そして大幅な路線転換を決断したGlobalfoundriesについて紹介したい。

Intelのプロセスの苦境については2018年も散々語ってきた。とにかく10nmが酷いの一言に尽きるわけだが、もう少しきちんと説明したい。

• Photo01:比較的被害が少ない状況。これだとまだなんとか仕事になる

2018年のロードマップで、Intelの10nmプロセスの基本的な特徴について一通り説明はしたので、これについては繰り返さない。IntelはHyperScaling（業界よりもより微細化を加速して提供する）という名前で同社の10nmプロセスが他社(主にTSMC)の7nmと同等以上に微細化されていることをアピールしている。

ちなみに単にジオメトリだけでなく、COAGやSingle Dummy Gateなどもてんこ盛りというか、それこそSamsungのところでも出てきたいくつかの新しい構造が「全部入り」になってるのが特徴で、IntelになくてSamsungにあるのはX-Coupleだけ、というほどだ。これを2017年の時点で盛り込んでいたのだから、なかなか意欲的である。

これらを全部盛り込んだCannon Lakeはどうなったかというと、2018年5月に最初(そしておそらく最後)の製品であるCore i3-8121Uが出て、それで終わりである。

このCore i3-8121U、2コア/4スレッドで動作周波数は2.2/3.2GHz、TDPは15W、おまけに内蔵GPUはなしという代物で、14nmで製造されたCore i3-8130Uの方が、GPUが内蔵されているだけマシという状況である。

それもあってCannon Lakeは単体販売はなく、OEMから搭載PCが販売されたが、ドイツのComputerBaseが早速このマシンを入手して分解、パッケージを公開した。

それによれば、ダイサイズはおよそ71平方mmとされている。Intelは14nm→10nmで2.7倍のトランジスタ密度と称しているが、これはいわばピーク値であって、実際にはそこまで高密度にはならない。

逆にGate Pitch×Metal Pitchの比でいえば1.6倍程度になるので、10nmで71平方mmのものを14nmで作ったとすれば、おおよそ114平方mm～192平方mmという計算になる。

実際には、KabyLake世代の4+2(Quad Core CPU+GT2)構成のダイが126平方mmとされるので、ここからCannon Lakeは本来は4+2構成で製造されつつ、何らかの理由で2+0として出荷されていると想像される。

なぜIntelの10nmは立ち上がらないのか

Cannon Lakeはなぜ2+0の構成なのか。Intelはその理由を明らかにしていないが、根本的な問題は単にYieldが上がらないとかいう話ではなく、配線層周りで「動作周波数がさっぱり上がらない」「無理に動作周波数を引き上げると、14nm世代よりも消費電力が増える」というあたりにあるようだ。

Intelの10nm世代では、配線層にコバルトを採用する。これは2017年のIEDMの中でIntelが公表している話で、エレクトロマイグレーション対策である。

エレクトロマイグレーションとは「電気伝導体中で、移動する電子と金属原子の間で運動量の交換が行われ、これによってイオンの移動が発生し、結果として電気伝導体の材質の形状に欠陥が生じる」ことを指す。

平たく言えば、電子が金属原子にぶつかりまくることで、金属の構造そのものが変形してしまう現象だ。配線層の場合、配線の幅が狭いところに過大な密度の電流を流すと、その配線にどんどん欠陥が生じ、これが蓄積され、最終的にvoid(配線が切れる)あるいはHillock(配線がショートする)が起こる。

当たり前だが、一度これが発生すると、その配線が繋がる回路はもう使い物にならない。航空宇宙機器向けや高放射線環境向けなどで、冗長配線あるいは欠陥部の切り離し機構を搭載している回路では、これが発生したからといって、すぐに機能不全に陥ることはないが、普通の民生向け製品では部品そのものが死ぬことになる。

IEDM 2017で発表されたIntel 10nmプロセスの配線の断面図はPhoto02のような形である。上からTM0、M10、M9……ときて、一番下がトランジスタ層である。

• Photo02:本当はこの上にTM1とBumpがあるが、それは映っていない

それぞれの寸法と材質は以下の通りだ。

なぜM0とM1のみコバルトか？ というと、コバルトは銅に比べてエレクトロマイグレーションが起きにくいという特徴があるためだ。ちょっと細かい話になるが、エレクトロマイグレーションの発生には、配線材料の電子の平均自由行程と呼ばれるものが関係してくる。これは何かの理由で、配線材料からイオンが飛び出したときに、どのくらいの距離を移動するかというものだ。

銅の場合、これが40nmほどである。そして、配線幅がこの平均自由工程を下回っている場合、配線の中を煩雑に電子がぶつかりまくることになり、エレクトロマイグレーションが起きやすくなる。

「40nmだったら、M0の40nmとかM1の36nmでもそこそこいけるのでは？」と思われるかもしれないが、そうではない。図1はM10(160nm)の詳細だが、160nmというのはあくまで配線同士の間隔であり、配線の幅は半分程度しかない。より微細化されたM7/M5なども同様なのがわかるだろう。

• 図1:実際の配線幅はずっと細い

配線の実効幅はさらに狭くなる。図2はその配線の断面である。いまでも比較的大きなプロセス(180nmや250nm)の場合、配線材料はAl(アルミニウム)で、この場合だと配線の断面は全部Alで済む。

• 図2:配線の断面図

ところが配線材料に銅を利用すると、銅イオンが他の材料を汚染する(Copper Contamination)という問題があるので、銅を他の材料と触れない様にする必要がある。

このためにバリア層と呼ばれる絶縁材で全体を覆い、その絶縁材と銅をくっつける、いわば接着剤にあたるライナー(内張り)を設けて、その中に銅配線を構築する格好になる。

この絶縁材なりライナーなりの厚みが0にならないことが問題で、例えばそれぞれ1nmの厚みだとしても、M0の実質的に配線の幅は16nmしか取れないことになる。一番影響が大きいのはM1で、配線幅は14nmしかない。そりゃエレクトロマイグレーションが起きようというものである。

Cannon LakeのGPUが無効化された理由

というわけでやっと話がコバルトまでたどり着いた。配線材料をコバルトにすることで、エレクトロマイグレーションが非常に起きにくくなる。コバルトの場合、平均自由工程が7.8nm～11.8nm(水平軸と垂直軸で数値が異なる)と非常に短いため、14nm～16nmの幅があれば十分対応できる。

IntelがM0/M1にコバルトを採用した理由はまさにこれである。しかし、そんなに素晴らしい材料なのになんでいままで使われなかったかと言えば、話は簡単で「コバルトの電気抵抗は銅の6倍以上」という、配線材料にはまるで向かない素材だったからだ。

もちろん銅配線であっても、あまり細くすると電気抵抗が上がるので、「うまく使えば」結果的に銅配線よりも抵抗値を減らせる場合もある。実際、IntelがIEDMで公開した論文でも"Cobalt is introduced at the lowest two interconnect layers providing a 5-10x improvement in electromigration and a 2x reduction in via resistance"としている。

ただ、理論的にはそうであっても、実装を行う中で長く配線を引き回さなければならない場合もあるわけで、そうなると途端にその抵抗が増える。抵抗が増えるだけならまだしも(まぁ抵抗が増える＝発熱が増えるなので、良くはないのだが)、これと寄生容量が組み合わさり、RC回路の時定数が跳ね上がる。そして配線遅延が馬鹿にならないことになる。

Cannon LakeのGPUを無効化した最大の理由は、この配線遅延が主要因だったのではないか、と筆者は考えている。そこにプラスして、消費電力が大きくなりすぎでCPUコアの方も2コアのみしか有効にできなかった、というあたりだろうか。

この問題への対策は？ というと、根本的には配線そのものを改めるしかない。ちょっと先のGlobalfoundriesの配線層と比較してみると、以下のようになる。

という具合だ。

一番下のM0は大体同程度だが、Globalfoundriesは絶縁膜そのものをコバルトにして、内部を銅にすることでエレクトロマイグレーション対策をしつつも配線抵抗を下げる工夫をしている。さらにその上のM1など56nmと、かなり幅広の配線にしている。

また配線層の数そのものも多いから、Via Pillerの様な技法も使いやすい。要するにHyperScalingをあきらめて配線の間隔をもう少し広げれば、この問題は解決する。そして恐らくは、であるがIntelはこの方向で配線層の作り直しを行っていると思われる。その上で、必要ならVia Pillerの様な技法を利用して、配線遅延の削減を図っているとみられる。

Ice Lakeは2019年末には登場するか？

ちなみにこの配線のやり直し、水面下ではずっとこのための検討と一部作業も行っていたと思われるが、これに対して本格的にGoが出たのは、2018年の6月21日以降であろうと筆者は考えている。

このやり直しは、要するに"Hyper Scaling"路線の放棄である。Hyper Scalingを推進してきたのが前CEOのBrian Krzanich氏であり、Krzanich氏がいる間に路線変更を(社内的にであっても)公に行うのは不可能だったと思われる。 逆に言えばKrzanich氏がいなくなったことで、HyperScalingを放棄できる政治的な土台はでき上がったというべきか。

ただ、配線層を全部やり直すというのは、ファウンダリで言えばPDKが全く違うものになる、という話であって、論理設計はともかく物理設計は完全にやり直しになる。なぜかといえば、配線だけでなく、レイアウトにも影響してくる話だからだ。

現状はそろそろ配線層の再設計が完了したころ(2018年に12月にデモがあったIce Lakeは、この配線層の再設計の検証のためのES品と考えられる)であり、2019年からIce Lakeベースの製品のきちんとした物理設計のやり直しに入るものと思われる。

突貫でやれば第2四半期末～第3四半期頭にはTapeoutするはずで、そこから量産に入ればぎりぎり年末までに量産シリコンが出てくる、というあたりだろうか。

ファウンダリビジネスでも苦境に

さて、こうした状況にあるため、Intel Foundryは現状ビジネスとして成立していない。公にはまだFoundryビジネスは存在するが、何しろ顧客が居ない。

目玉の10nmはここまで説明した体たらくであり、当初予定していた顧客は全てTSMCやSamsungに流れてしまった。14nmは順調と言えば順調なのだが、Core i9-900Kのレビューでも説明した通り、Intelの14nmラインは需要が逼迫して、自社分ですら賄いきれない状況にある。

H310Cに続き、2018年12月にはB365というやはり22nmを利用したチップセットが登場しており、当面の間、この状況は解消しないだろう。こんな状態で、他社の製品を作るゆとりがどこまであるか不明だし、すでにIntelの14nmと同等のプロセスはTSMC/Samsung/Globalfoundriesから提供されているので、あえてIntelを選ぶ顧客はまず居ない（注1）。

2017年にはIntelの14nmを使ったSC9861G-IAを発表していたが、最近はTSMCの16FFCとか28HPCとかを使って製品を作るようになっており、今後もIntelの14nmをどこまで使うか不明になっている。

一応、2018年2月にIntelと長期にわたる戦略的提携を発表しているが、これはむしろ5Gに向けてIntelのXMM8000シリーズモデムを使うという話で、Foundry Serviceの話ではない。

とはいえ、仮に10nmが2019年末からきちんと立ち上がったら、2020年以降は14nmのラインが空きはじめるわけで、改めて顧客探しを行う必要がありそうだ。

7nmについて、Intelはで10nmとは別の部隊が作業を行っている。前回も示したASMLの資料で、右下にIntelがリストアップされていることでもこれがわかる（注2）。

• 注2：公表されている限りで言えば、7nmを手掛けるのはOregonのD1D/D1X、それとArizonaのFab 42なのだが、この写真はそのどれとも違う気がする。一体どこの写真なのだろう？

こちらはEUVの実用化に向けての作業がメインであり、その意味ではTSMCやSamsungの7nm EUVプロセスと同じスケジュールではあるのだが、Intelの7nmはTSMC/Samsungよりも、もう一段微細化されている(TSMC/Samsungの5nm相当)。

ということは、トランジスタだけでなく配線もさらに詰めなければいけなくなる。現在、Intelが10nmで直面している配線の問題は、当然7nmでも当然発生する。EUVにしたからといって、銅配線でエレクトロマイグレーションが起きにくくなるとか、コバルトの抵抗値が下がるとかいう話は一切ないからだ。

強いて言えば、M0/M1で2次元配線を構築できるようになるので、相対的に配線距離を短くすることが「理屈上は」可能であるが、この辺は実際の実装にも関わってくる話なので、一概に短縮可能とは言い切れない。

EUVそのものよりも、配線層を7nmでどうするつもりなのか、というのが実現の鍵に成りそうである。こちらもTSMC/Samsungと同じく、問題が無ければ2019年末とか2020年にはαサンプルが出てくるかもしれない。このあたりの目途が早めに立つようなら、2019年後半に入ってから7nmでの顧客探しを本格的に始めるだろう。

期待のFoverosも不明な点が多い

現状ゆとりがあり、技術的にもMatureなのが22nmベースの22FFLである。ここで問題なのは、Foundry BusinessにおけるEDAツールのサポートと、IPの充実度で、どちらも低い。

Intelは22FFLをIoTデバイス向けなどにアピールしたいのだが、これまでは22FFLで利用できるEmbedded Memoryがなく、MCUなどに使えなかった。ただし、幸いに2018年のIEDMでIntelは22FFL上でMRAMの実装を発表している。

まだ研究途中で、量産に持ち込むにはもう一段エラー率を下げる必要があるため、すぐにIPとして提供という感じにはならないが、これもうまくすれば2019年中にめどが立ち、2020年から顧客にMRAMコンパイラの形で提供できるようになるかもしれない。

しかし、TSMCの12FFCやGlobalfoundriesの12LP、あるいはSamsung/GlobalfoundriesのFD-SOIと思い切りマーケットが被っているだけに、どこまで顧客を獲得できるかは未知数である。

Intel Foundryでもう1つ話題があるとすれば、2018年12月に突如発表されたFoveros(Photo05)である。MCMとPoP(Package on Package)を組み合わせたような格好だが、一部のダイはTSV(シリコン貫通ビア)を使い、例えばLow Power Logicの上にHigh Density MemoryやRadioを実装するとか、Power Reguratorの上にPhotonics Deviceを実装するといった事が可能になるという。

• Photo05:Foverosのコンセプト画像。理屈はわかる

実装例では、14nmで製造されたAtom+I/Oチップの上に10nmで製造されたCoreベースのProcessorを載せ、さらにその上にメモリを実装したMobile向けSoCの実例(Photo06)が示されたが、これが全体でどの程度の消費電力なのか、TSVが放熱経路として使えるのか(まさかPOP Memoryをヒートシンクとして使うとも思いにくい)など、不明な点もある。

• Photo06:問題はこのP1274のCompute dieがどの程度の消費電力なのかだ

Intel Foundryのページでも最新のパッケージ技術として説明されているのはEMIB(Embedded Multi-die Interconnect Bridge)であり、Forerosは現時点ではFoundry Optionにするまでの完成度ではないように見受けられる。このあたりの話は、次回CPUのところで紹介したい。

というわけで、Intel Foundry Serviceはまだまだビジネスとして成立するまでだいぶ時間が掛かりそうである。