そんなわけでDDR4の供給状態は緩和される一方、懸案になっている16Gbitチップの供給は、少なくとも1Y世代では実現しないという見方が強くなっている。Samsungの18nm DDR4チップの分析がTechInsightsに掲載されているが、このレポートを読む限り、20nm世代の8Gbit品のダイサイズがおおむね56～57平方mm、18nm世代の8Gbit品が42～43平方mmとされる。
15nm世代でダイサイズが30%小さくなったとすれば、だいたい29～30平方mmということになる計算で、これを使って16Gbit品を製造したとすると、60平方mmほどになる。それでもSamsungはまだ良い方で、SK HynixやMicronでは60平方mmどころか70平方mmを超えかねない。
ここまで大きいと当然コスト的に不利であり、それならばプレミアが付く3DSで実現したほうが、まだ価格に転嫁できる分マシと考えても不思議ではない。現実問題としては1Znm(12～14nm)世代を待つか、4F^2構造をとるかだが、1Znm世代にしても4F^2構造にしても、実現するのは2019年代と予測されており、少なくとも2018年一杯は8Gbitチップのまま推移することになると思われる。
DDR5は早くても2020年から
ついでにDDR5について。JEDECは2017年3月に出したプレスリリースで、DDR5の策定が進んでいることを明らかにしたが、策定が完了するのは2018年中とされている。 2017年のテクノロジートレンドでは「基本はLRDIMM方式」と説明したが、やはりこれはコスト的に無理ということで否決された(というかLRDIMM方式はサーバー向けには残るが、いわゆるUnbufferedも同時に提供される)形だ。現時点ではまだ詳細が見えていないが、次に挙げるポイントはほぼ確定のようだ。
- 容量は8Gbit～64Gbitを想定
- 信号電圧は1.1V
- 転送速度は3.2Gbps～6.4Gbps
- Prefetchは16bit
- オンダイでECCを搭載
- オンダイでDFEを搭載
このうち最初の4つに関してあまり説明は要らないと思うが、ECCに関しては微細化が進んで、不良ビットの発生頻度が大きくなることに対する対策とされる。またDEF(Decision Feedback Equalizer)については、GDDR6でこれを搭載する話は出ていたが、ついにDDR5にも来るかという感じである。
要するにメモリコントローラ→DDR5チップへの波形の乱れに関し、これまではメモリコントローラの側で対策(波形が通信路で乱れる事を前提に、乱れた結果として正しい波形が受け取れるように、波形を乱して送信する)していたのだが、これがもはや追いつかなくなったということだろう。
ECCにしてもDFEにしても、これは確実にDRAMのダイサイズを増やす方向に作用するので、コスト面では厳しいはずだが、それでもこれに踏み切らざるを得なかった、ということと思われる。
DDR5は2018年中に仕様策定が完了すれば、DRAM各社がとりあえず1Ynm(Micronはまだ1Xnmかもしれない)を利用して実装を行うと思われるが、これは量産出荷というよりは、システム開発やプラットフォーム検証用という位置付けになるだろう。
実際IntelにしてもAMDにしても、いまのところDDR5への移行時期は明確にしていない。またASICにしても、まだDDR5対応のメモリコントローラIPや検証IPが存在していない。2018年中にこれらが出始め、2019年には実際にDDR5対応ASICなどの製造、2020年にかけて検証が行われるだろう。普及は早くても2020年から、Bit Crossするのは2021年以降になると思われる。
