BISER(Built-In Soft Error Resilience)と名付けられた図1.17の回路であるが、M0とM1の2つのラッチの値が同じである場合は、Cエレメントは素通しになるので、その値がスレーブ側のS0、S1ラッチに供給される。M0、M1の一方に中性子ヒットがありエラーが発生しても、Cエレメントの2つの入力の値が異なるためCエレメントの出力は以前の値を保持し続けて、エラーの影響はスレーブラッチには伝わらない。スレーブ側のS0、S1に関しても同様に動作し、どちらか一方がエラーしてもDoutは影響を受けない。
なお、M0とM1の入力の間に短い時間の遅延素子τがはいっているが、これはDinの入力に図1.15に示したようなノイズが載っておらず、状態が安定していることを確認するためである。
このような構成のラッチは、図1.16に示した単純なラッチと比較してチップ面積や消費電力は増えるが、1個の中性子ヒットで両方のラッチがエラーしないように距離を取るなどの配置上の工夫を行うことにより、中性子ヒットに対するエラー率を1/10～1/100に低減できると報告されている。ECCによる誤り訂正の適用が難しい部分では、このようなラッチが用いられることが増えてきている。
また、このようなラッチはハイエンドのミッションクリティカルサーバ用のプロセサだけでなく、自動車のエンジンコントロールなどのマイクロコントローラにも用いられるようになってきている。
