トランジスタサイズの基本となる1uの値であるが、第1層の配線の間隔の2～4倍程度が選ばれるのが普通である。従って、32nmプロセステクノロジの場合は80～160nm程度となるが、高クロックを追及する製品では大きめ、高クロックより低電力を重視する製品では小さ目の値が使用される。

Logical Effortの理論では、各論理ゲートの出力負荷容量を入力容量で割った値をElectrical Effortと呼ぶ。これは電気的に信号を何倍のゲートに配るだけ増幅するかということに相当する。そして、各論理ゲートのLogical EffortとElectrical Effortの積をTotal Effort、あるいは単純にEffortと呼ぶ。

このTotal Effortとそのゲートの基本遅延時間の和が論理ゲートの正規化された遅延時間となる。基本遅延時間を正確に求めるためには回路解析などを行う必要があるが、概算をする場合は、入力数と見込んでよい。つまり、各論理ゲートの正規化された遅延時間は、

Td = Ninput ＋Logical Effort × Electrical Effort

となる。この関係を図示すると図1.34のようになる。なお、このTdの単位遅延時間は半導体プロセスに依存するものであり、32nmの高速プロセサ用テクノロジの場合は2～3ps程度となっている。

図1.34 インバータと2入力NANDの遅延時間

2入力NANDゲートの出力にインバータを4個付けた場合を考えると、図1.32の回路の2入力NANDの入力容量は4uであり、図1.31のインバータの入力容量は3uである。従って、2入力NANDの負荷容量は3u×4＝12u(配線はゼロの場合)であり、Electrical Effortは12u/4u=3となる。

そして、上記の式を適用すると、2入力NANDゲートの遅延時間は、Td= 2(Input)＋4/3(L.E.)×3(E.E)=6と計算される。そして単位遅延時間が2.5psの半導体テクノロジの場合は、このゲートの実遅延時間は2.5×6=15psとなる。

負荷となる論理ゲート数が多かったり接続する配線が長かったりして負荷容量が大きい場合に小さな論理ゲートで駆動するとElectrical Effortが大きくて伝搬遅延時間が長くなってしまう。図1.34の各ゲートの線の傾きがLogical Effortであり、負荷容量が大きい場合はLogical Effortの小さいゲート、究極的にはインバータで駆動するのが遅延時間的に有利である。

逆に、負荷容量が小さい場合に大きな論理ゲートで駆動しても、この段での遅延時間の改善は僅かであるが入力容量が大きくなるので前段の負荷容量が増えてしまう。

図1.35 3段の論理ゲートで10Cの負荷を駆動する例

図1.35に示すインバータ、2入力NAND、2入力NORという3段の論理があり、最初のインバータの入力容量がC、最後の2入力NORゲートの負荷容量が10Cである場合、これらの2入力NANDと2入力NORゲートのトランジスタの大きさはどのように選べば良いであろうか?

ここで2入力NANDゲートの入力容量をx、2入力NORゲートの入力容量をyと置くと、各ゲートの遅延は、

インバータの遅延:<b>x/C+1</b>
2入力NANDの遅延:<b>(4/3)×(y/x)+2</b>
2入力NORの遅延:<b>(5/3)×(10C/y)+2</b>

となる。

このパス全体のLogical Effortは各ゲートのLogical Effortの積であり、1×(4/3)×(5/3)=20/9である。そしてパス全体のElectrical Effortは最終段の負荷容量10Cを初段の入力容量Cで割ったものであり、10C/C=10である。そして、パス全体のEffortは両者の積であり、20/9×10=200/9となる。このパス全体のEffortは、2入力NANDのサイズのxや2入力NOR のサイズのyには依存しない値である。

この時、各段のゲートのEffortを均等にすると全体の遅延時間が最小になる。この例ではパス全体のEffortが200/9であるので、これを3段で均等に分配すると各段のEffortは200/9の1/3乗であり、約2.81となる。そして

y = (10C×5/3)/2.81 = 5.93C
x = (5.93C×4/3)/2.81 = 2.81C

となる。この時、xは2.81Cであるので、初段のインバータのEffortも2.81であり、全部のゲートのEffortが同じになっていることが分かる。