東大、1枚のフォトマスクでエッジAIプロセッサを製造する手法を開発 - ISSCC 2025

東京大学(東大)は2月17日、低い開発コストと低電力性能を両立した新規ストラクチャードASIC型AIプロセッサを開発したことを発表した。

同成果は、東大大学院工学系研究科の小菅敦丈講師、Jaewon Shin(ジェウォン・シン) 大学院生、濱田基嗣特任教授らによる研究グループによるもの。詳細は米国時間2月18日に半導体集積回路分野における世界最高峰の国際会議「International Solid-State Circuits Conference(ISSCC 2025)」にて口頭発表される。

東大の研究グループが開発したAIプロセッサの概要。既存の低電力AIプロセッサと同等の低電力動作を1/40のフォトマスク開発コストで実現したという (出所:東大)

AIの活用は従来のデータセンターでの処理のみならず、あらゆる電子機器にて行うことがトレンドになりつつあり、そうしたエッジAIに向けたAI(NPU)搭載マイコンなども登場しつつある。しかし、性能と低消費電力の両立を図ることを目的として先端プロセスを活用する場合、回路パターンを描画するために必要なフォトマスクの開発・製造コストも10億円以上がかかるなど、単価の安い電子機器にAI機能を搭載するための価格低減がボトルネックとなっていた。また、機能を限定すれば消費電力も抑えられるようになり、回路規模も小さくなり、ウェハ1枚当たりの取れ数が増え、半導体デバイスの単価を下げることができるようになるが、製品種類が増えることと、それぞれの用途に応じた半導体デバイスごとにフォトマスクを用意する必要があり、採算性という面での課題があった。

今回研究グループが提案したストラクチャードASICは、昔からある技術で基本的なメモリやプロセッサ、インタフェースなどは固定で、ユーザーは独自の回路機能だけをそこに書き加えることで、マスクコストを下げることを可能とする半導体デバイス。IntelがAlteraとの親和性を期待して買収したeASICといった企業もストラクチャードASICベンダとして良く知られていた。

しかし、このストラクチャードASICはこれまで、AI用途には膨大な配線が必要となり、チップ面積が巨大になってしまうなどの課題があったことから適用されてこなかったという。そこで研究グループでは今回、低電力動作と低コストの両立に向けて、ストラクチャードASIC方式のAIプロセッサ開発に挑んだという。

具体的には、演算回路と配線をあらかじめ実装したチップを上層配線の途中まで製造しておき、層間配線であるVIA1層のみで特定のAI処理に応じたAIプロセッサ回路を構成する「ビアプログラマブルニューロンアレー(Via-programmable Neuron Array)技術」を開発。これにより、1枚のフォトマスクだけで任意の機能を持たせることができるようになり、開発コストにおけるフォトマスクの費用を大きく削減できるようにしたとするほか、任意の深層ニューラルネットワークを入力として受け取り、VIAの配置情報に半自動で変換し半導体設計図面に仕立て上げる、VIAコンパイル技術も開発したとのことで、これにより設計エンジニアの工数も削減できるようになり、トータルで見た場合の開発コストの低減も可能となったとする。

また、膨大な配線に伴うチップ面積の肥大化に対しては、新たに回路と信号配線を時分割で再利用し回路面積を削減する、「ビットニューロン順次回路技術」を採用することで、信号線本数を1/1024に削減することに成功。10mm²以下とIoT用途として十分小さな回路面積ながらAI機能をストラクチャードASICに実装することに成功したという。

さらに、VIA個数のさらなる削減に向けて、通常広範な正負の値を有する深層ニューラルネットワークの重み係数を16ビット(65,536種類)から3値(+1、-1、0の3種類)に削減するFunction Selective Nonlinear Neural Network(FS-NNN)技術も新たに開発。これは正の重み係数はどのような値であっても+1に、負の重み係数は同様に-1に簡略化しつつも、再学習技術を適用しネットワーク構造と各ニューロンの非線形関数を最適化することで認識精度の劣化を防ぐ技術だという。

研究グループが実際に40nm CMOSプロセスを用いて3mm×3mmの試作チップで試験を行ったところ、電源電圧0.5Vの動作で深層ニューラルネットワーク全体で2.2TOPS/Wの電力効率を確認。1mWの小電力で、ウェアラブルIoT応用で求められる脳波解析、心電図解析、音声認識などのAIタスクを処理することができ、脳波解析タスクをISSCC 2023にて発表された先行研究のAIプロセッサと比較したところ、同程度の高い電力効率を実現しながら、開発コストを1/40に削減できることが示されたとするほか、ストラクチャードASICと近しいFPGAと比較しても、8.4倍ほど高い電力効率を実現できることを確認したとする。

40nm CMOSプロセスで試作されたAIプロセッサとその性能評価結果。先行研究のASICと比べるとフォトマスクの枚数が40枚から1枚に減らすことができている (出所:東大)

なお、研究グループでは開発したストラクチャードASIC方式のAIプロセッサについて、低コスト化と低電力動作の両立のみならず、VIAコンパイラ技術を活用することで半導体回路をPythonなどの高位プログラミング言語から生成することができるようになることから、短期間で機能更新を繰り返すAIアプリケーションに最適と言えると説明しており、今後、設備点検自動化、物流倉庫、無人店舗など、多くのエッジAIアプリケーションへ展開することを目指すとしている。