CEVA、DSPとコントローラのハイブリッドアーキテクチャ「CEVA-BX」を発表

CEVAは、音声、映像、通信、センシング、デジタル信号制御といった各種アプリケーションのデジタル信号処理に向け、DSPとコントローラの両方の機能を備えたハイブリッド汎用アーキテクチャ「CEVA-BX」を開発したと発表した。

同アーキテクチャは、DSPカーネルに求められる低消費電力要件と、大規模な制御コードベースの高度なプログラミングやコンパクトなコードサイズの要件に対応する新しいDSPアーキテクチャで、11段のパイプラインと5ウェイのVLIWマイクロアーキテクチャの下、デュアルスカラコンピュートエンジンによる並列処理が可能。TSMCの7nmプロセスを採用し、一般的なスタンダードセルとメモリコンパイラを用いてロード/ストアやプログラム制御を行う場合、2GHzの動作速度を実現できるという。

また、その命令セットアーキテクチャ(ISA)は、ニューラルネットワークインタフェース、ノイズリダクションやエコーキャンセレーション、高精度センサフュージョンや測位アルゴリズム用の半精度・単精度・倍精度の浮動少数点演算で一般的なSIMD(Single Instruction Multiple Data)をサポート。これにより、音声、映像、通信、センシング、デジタル信号制御といった各種アプリケーションのデジタル信号処理をCPUとDSPコプロセッサに分けることなく、スマートデバイス全般で高いパフォーマンスを発揮することができるようになると同社では説明している。

Cコンパイラを最大限に効率化する大規模直交汎用レジスタセット、分岐命令のオーバーヘッドを最小限に抑える分岐ターゲットバッファ(BTB)、コードループの消費電力を抑えるハードウェアループバッファ、フルキャッシュ構成のメモリサブシステムを搭載するほか、標準的なC言語の全タイプにネイティブ対応する以外にも、CEVA-Xtendを活用することで、カスタマ独自仕様のISAをアーキテクチャに追加して独自アルゴリズムを高速化することもできるという。

なお、CEVA-BXは第1弾として、32×32ビットのMACを1つと16×16ビットのMACを4つ備えた「CEVA-BX1」と、32×32ビットのMACを4つと16×16ビットのMACを8つ備えた「CEVA-BX2」の2種類のコアが提供され、CEVA-BX2を活用すれば、5GのPHY制御や複数マイクによるビームフォーミング、音声認識用ニューラルネットワークといった集中的な処理にも最大16GMAC/秒のパフォーマンスで対応できるとしている。

なお、いずれのコアもすでに主要顧客向けに出荷が開始されており、一般向けライセンス提供も2019年第1四半期中に開始される予定だという。