Alteraは5月21日(米国時間)、同社の28nm FPGA「Stratix V GX」が PCI Express(PCIe) 3.0(Gen3)向けのPCI-SIGインテグレーターズ・リストに追加されたことを発表した。また、併せて、PCIe Gen3ソリューションをシームレスかつ迅速に設計する必要があるStratix Vユーザー向けにDMA(ダイレクト・メモリ・アクセス)リファレンス・デザインの提供を開始したことも発表した。

Stratix Vは最大4個の PCIe Gen3 ×8 ハードIPブロックを搭載しており、このIPブロックは、×1/2/4/8レーン・コンフィギュレーションをサポートし、レーン当り最大8Gbpsの転送レート、Gen3 ×8レーンを使用することで従来のGen2 ×8バージョン比で2倍高速なスループットを提供することが可能になっている。また、FPGA内にPCIe IPブロックをハードウェア化することで、他の代替となるソフトウェア実装に比べて最大10万個相当のロジック・エレメントを節約することが可能だという。

一方、DMAリファレンス・デザインは、PCIe Gen3 ×8を必要とするStratix Vデザインの機能を強化するもので、理論上最大のピーク・バンド幅を実証することで、同社のGen3ソリューションが、ほぼすべてのバンド幅をサポートできることを示すものとなっている。また、11Gbps以上の同時読み出し/書き込み動作を実証しているため、実際に実装した際にどの程度バンド幅を活用できるかを示しているという。

ちなみに、同リファレンス・デザインは、以下の機能を備えているという。

  • デザイン・サンプルで動作する Linux ドライバ
  • 250MHz、256ビット、142サイクルのピーク・スループット
  • 7.1Gbpsのバック・ツー・バック Tx(送信) メモリ書き込み256バイト・ペイロード
  • 7.0Gbpsのバック・ツー・バック Rx(受信) 読み出し完了スループット
  • 11.4Gbpsの同時読み出し/書き込み動作

なお、すでにStratix Vは量産出荷を開始しているほか、DMAリファレンス・デザインは同社の開発ソフトウェア「Quartus II v13.0」よりダウンロードが可能だという。