東芝は2月21日、モバイル機器などにおける消費電力削減につながる新しいフリップフロップ回路を、40nm CMOSプロセス用いて開発したことを発表した。同技術の詳細は、2月20日より米国で開催されている半導体国際学会「ISSCC 2011(the 2011 IEEE International Solid-State Circuits Conference)」において2月23日(米国時間)に発表される予定。

フリップフロップ回路は、演算の処理過程で1ビットの情報を一時的に保持する(記憶する)ことができる論理回路。一般的なSoCでは、10万個から1000万個のフリップフロップ回路が使われるなど、SoCの設計においては重要な回路に位置付けられる。

従来のフリップフロップ回路では、データの転送を行うためにクロックの正転信号と反転信号を用いる回路構成(クロック・バッファの領域を内蔵)が一般的で、データの変化が起きない場合でも、クロックに同期した電力が消費されていた。この電力消費の低減化をはかるため、SoCの低電力設計手法の1つであるクロックゲーティングの手法が広く適用されており、データの変化が起きない未使用のブロックに対するクロックを停止する手法が一般的である。しか、同技術を用いても、フリップフロップのクロックあたりの出力データ変化率(アクティブ率)は5～15%にとどまり、動作電力を削減する余地が残されていた。

今回、東芝が開発した技術は、フリップフロップ回路そのものの低消費電力化を実現するもので、従来のフリップフロップ回路内にあったクロック・バッファをなくすことで、その動作に必要な電力の削減を図った。また、開発した回路構成では、クロック・バッファをなくしたため、データを書き込む回路と保持する回路の制御が不安定になる課題があったため、1つのnMOS素子と1つのpMOS素子を組み合わせた回路(Adaptive Coupling回路)を追加することで、保持するデータの強さを自己適応で制御し、回路動作の安定化を図ることに成功した。

加えて、今回、Adaptive Coupling回路を追加したが、基本構成のシンプル化により、フリップフロップ回路全体での素子の数は24個から22個に減らすことに成功しており、従来回路と比較してもセル面積を増加させずに済むという。

なお、今回開発した回路は従来のフリップフロップ回路と比較して、測定データ上では最大77%の低電力化を達成したほか、新回路を無線LANチップに適用した場合の解析では、従来のフリップフロップ回路を適用した場合に比べ、チップ全体で約24%の消費電力を削減できるという結果を得たという。