Intelは45nmプロセスを他社に先駆けて実用化し、既にマイクロプロセサ製品の半分以上が45nmプロセスに移行している。これに対して、ライバルのAMDは、やっと45nmプロセスを使う製品を出荷し始めたところである。

65nmプロセスから45nmプロセスに変わると、同一のチップ面積に詰め込めるトランジスタ数は約2倍となり、同一のトランジスタのマイクロプロセサであれば、半分の面積のチップで済む。半導体プロセスを微細化すると単位面積チップあたりの製造コストは高くなるが、面積が半減する方が効果が大きく、チップの製造コストは20%～30%程度下がると言われている。また、最近問題の消費電力も下がるということで、製品の競争力の点で大きく優位に立つことが出来る。

また、Intelは、この45nmプロセスで、High-Kゲート絶縁膜とメタルゲートという新技術を実用化した。

トランジスタの微細化は、等電界スケーリングというのが基本である。

MOSトランジスタの等電界スケーリング

MOSトランジスタは、Nチャネルトランジスタの場合は、ゲートに正の電圧を掛けてP型のチャネルの表面に電子を引き付けてN型の反転層を形成する。これによりドレイン電流が流れるという原理で動作する。ドレイン電流は、おおよそ、反転層の電荷密度と電荷を動かすドレイン - ソース間の電界に比例する。また、反転層の電荷密度は、ゲート絶縁膜の電界に比例するという関係にある。

この図は90nmから45nmというような半分へのスケーリングの状態を示し、ソースとドレイン間の距離であるチャネル長とゲート絶縁膜の厚みが1/2にスケールされているが。ここで、ドレイン電圧やゲート電圧も寸法と同様に1/2にスケーリングすると、電界は電圧/距離であるので、ゲート絶縁膜の電界もドレイン - ソース間の電界も左の図と同じとなり、同じドレイン電流が得られることになる。このようにスケーリングすると、電源電圧は1/2で同じドレイン電流であるので、トランジスタがスイッチする速度は2倍となり、かつ、トランジスタの寸法は(1/2)の2乗の1/4となる。

このように、微細化により半導体の性能向上と密度向上を実現してきたが、このような等電界スケーリングは段々と破綻してきた。MOSトランジスタは、ゲート電圧がスレッショルド電圧VT以下の場合は電流が流れないというのが古典理論の世界であるが、キャリアとなる電子(N-Trの場合)は熱エネルギーを持っており、平均のエネルギーより高い電子も低い電子もそれなりの分布に従って存在する。

水面が鏡のようであれば、ダムの堰堤は水面より1mmでも高ければ水は流れないが、水面が波立っていれば、波頭の方の水は堰堤を越えて流れてしまう。これと同様に、熱エネルギーが存在する場合は、ゲート電位を0Vにしても、スレッショルド電圧以上の高い熱エネルギーを持っているキャリア(N-Trの場合は電子、P-Trの場合はホール)は流れてしまう。これをOffリークと呼ぶ。

正確に言うと反転層の電荷密度は(ゲート電圧 - スレショルド電圧)に比例するので、微細化の寸法に比例して電源電圧を下げ、かつ、ドレイン電流を維持しようとするとスレショルド電圧も同様に下げる必要がある。しかし、Offリークは、堰堤の高さであるスレッショルド電圧を下げると指数関数的に増加する。この結果、等電界スケーリングを続けると、回路が動作して消費する電力よりもOffリーク電力の方が多くなってしまうという状態になってしまった。

これは本末転倒であるので、ITRS(International Technology Roadmap for Semiconductors)も2004年版からスレッショルド電圧は殆ど下げないというロードマップに変更された。しかし、スレッショルド電圧を下げないということは、性能向上を前提とすると電源電圧も下がらないということであり、ゲート電界やドレイン電界が増加するというロードマップとなった。

また、ゲート絶縁膜は45nm世代では2nmを切る薄さで、原子が10個以下という寸法である。このように薄くなり、ゲート電界も増加するようになると、電子やホールが絶縁膜をトンネル効果で通り抜けてリーク電流が流れてしまう。このリーク電流は、消費電力を増やすだけでなく、回路動作にも影響を与え、誤動作を惹き起こすので大きな問題である。