ISSCC 2008の1日目の夜に開催された「Unusual Data-Converter Technique」(セッション番号SE4)というセッションでは、近年ますます高速・高精度が求められているADC(アナログ・ディジタル信号変換)回路について、先進的な研究を行っている研究者からの発表があった。

ADCは、高精度だが低速なデルタ・シグマ型、精度と速度が中程度の逐次比較(SAR)型とパイプライン型という、3種類が現在の主流になっている。このセッションの発表は、そのような既に確立している方式ではなく、研究過程にある手法の現状を紹介する形で行われた。

まず、マサチューセッツ工科大学のLee教授から、従来のOPアンプ(演算増幅器)を使ったSC(スイッチドキャパシタ)回路に対して、OPアンプを電圧コンパレータと電圧制御電流源で置き換えて構成したCBSC(Comparator-Based Switched-Capacitor Circuit)という回路が紹介された。OPアンプを使ったSC回路には、OPアンプの出力インピーダンスと負荷キャパシタが形成する時定数によって、回路の動作速度が制限されるという欠点がある。単純なRC充放電回路となるため、電圧の変化は指数関数で表される。したがって、電圧変化の開始時には反応が速いが、電圧が最終値に近づくほど、変化が遅くなってしまう。

CBSCでは、電圧コンパレータの出力に電流源を接続することで、負荷キャパシタの電圧変化を高速化している。キャパシタに定電流を流すと、その端子間電圧は時間に対して線形に変化するため、電圧が最終値に近づいても、電圧変化の速度が落ちないからだ。CBSCで構成したADC回路では、0.18μm CMOSプロセスにおいて10ビット8MS/s、消費電力が2.5mW、FOMが0.8pJ/stepのものが発表されている。

続いて、さらにCBSCの考え方を拡張し、信号のゼロクロス点のみを効率的に検出できるようにしたZCBC(Zero-Crossing-Based Circuit)も紹介された。ADCでCBSCを応用する場合、コンパレータの基準電圧は接地電位であることが多いため、0Vとの比較、すなわち信号のゼロクロス点を検出する目的に特化して回路を単純化することが可能だ。この原理を用いた実装例としては、同じく0.18μm CMOSプロセスにおいて、8ビット200Ms/sで消費電力が4.5mW、FOMが0.38pJ/stepのものが発表された。非常に効率が高く、高速で動作可能な手法であることが確認できる。

また、コロンビア大学のTsividis教授からは、標本化を用いないADCについて発表があった。ADC回路では通常、時間方向の離散化である標本化(サンプリング)と、振幅方向の離散化である量子化の両方を行うが、標本化の過程を省いて、連続時間・離散振幅で信号を処理しようという試みである。

標本化を行うと、信号の周波数スペクトルには折り返し雑音(エイリアシング)が発生し、精度が著しく低下する。適切なフィルタ回路を追加したり、オーバーサンプリングといった手法を組み合わせると緩和は可能だが、たとえば12ビットのADCを考えると、標本化による折り返し雑音と量子化雑音の合計で70dB程度の精度になる。一方、標本化を行わない場合はその精度を90dB程度まで改善できる、というのが氏の主張である。また、基準クロックも必要ないため、クロックジッタの影響も受けない。

このようにして変換された連続時間・離散振幅の信号は、遅延回路と増幅回路を組み合わせたFIRに似た構成で信号処理を加えることができるため、従来のディジタル信号処理と同等の機能を、より高い精度で達成することができる。連続時間での信号処理の設計・解析には、従来のz変換ではなくs平面での解析が必要になるという違いはあるものの、適用可能な応用範囲は本質的に同等である。新たな回路設計手法として、興味深い。