産総研など、GeとInGaAsを用いたCMOSインバータの動作を実証

産業技術総合研究所(産総研)は6月10日、住友化学と共同で、大規模集積回路の消費電力低減に有効な、Ge p型MOSFET(pMOSFET)とInGaAs n型MOSFET(nMOFSET)によって構成されるCMOSインバータを試作し、その動作を実証したと発表した。

同成果は、同所 ナノエレクトロニクス研究部門 連携研究体グリーン・ナノエレクトロニクスセンター(GNC) 入沢寿史特定集中研究専門員らによるもの。詳細は、6月11日～13日に京都市で開催される「2013 VLSI Technologyシンポジウム」で発表される。

従来、LSIはプロセスの微細化により、電源電圧の低減を実現してきたが、プロセスの微細化も数十nmレベルとなった近年、電源電圧は1V程度でその低減ペースが鈍ってきた。これは、現在の主流であるSi MOSFETの本質的な問題に起因しているためで、Siに代わる電子や正孔の移動度が高い新材料の導入により消費電力の低減を実現しようという研究が世界的に進められている。

GNCでも設立以来、LSIの低電圧動作を目指して、高移動度材料であるGeやInGaAsを用いたMOFSETの高性能化に関する研究開発を行ってきており、今回の研究では、これらの成果を融合することで、Ge/InGaAs CMOSの動作実証に成功したという。

pMOSFETには、正孔移動度が高いGeが、nMOSFETには、電子移動度が高いInGaAsなどのIII-V族化合物半導体が適している。これらの個別のトランジスタの性能向上に関して多数の報告例があり、同一基板上に異なるチャネルを形成した例もあるが、これらの異なるMOSFETを用いたデュアルチャネルCMOS回路の動作例はまだ報告されていなかった。

今回の研究では、Ge基板上にpMOSFETを作製し、その上部に層間絶縁膜を形成した後、研磨して平坦化。次に、InP基板上にエピタキシャル成長させたInGaAs薄膜の表面側を、層間絶縁膜表面に室温で貼り合わせ、InP基板を酸で溶解して除去することで、Ge-pMOSFET上にInGaAs薄膜を形成し、そのInGaAs薄膜上にnMOSFETを構成した後、上下のMOSFETを接続する配線工程を経てインバータ回路を構成するという作成法を用いることでGeとInGaAsのデュアルチャネルCMOSインバータ(Ge/InGaAs-CMOSインバータ)を実現した。

上層のInGaAs-nMOSFETの電子移動度と下層のGe-pMOSFETの正孔移動度を調べたところ、いずれもMOSFET単独で作製した場合と同等の高い移動度であることが確認された。また、各MOSFETの電流電圧特性にも積層による特段の劣化はみられなかったことから、InGaAsを積層する際に、問題となるような大きな力が加わっていないことや、熱による劣化などが生じなかったことも示された。

回路を正常に動作させるには、上下のMOSFETのしきい値電圧を適切に設定することが重要であるが、従来の同一平面内に異なる材料からなるp型とn型のMOSFETを並べる方式では、通常、それぞれのしきい値電圧を個別に調整するために複雑な工程が必要となっていた。しかし、今回の積層構造では、上層、下層のMOSFETごとに順次最適な工程を施すことで、p型、n型の各MOSFETの移動度を最大化できるゲートスタック構造を用いつつ、それぞれのしきい値電圧を適切に設定することができることが示され、実際に作製されたGe/InGaAs-CMOSインバータの伝達特性を計測したところ、電源電圧1Vの場合はもとより、0.2Vという低電圧でも動作することが確認された。

なお、研究グループは今回の成果について、積層に伴う各MOSFETの特性劣化やしきい値電圧変動もなく、積層によって回路面積が縮小できるので、デュアルチャネルCMOSの基本構成として有望であるとしており、今後は、より実用的なサイズのトランジスタ(短チャネルMOSFET)を用いた回路での動作実証と、動作速度に関するメリットの検証を行っていきたいとしている。