PCI-SIG、PCIe Gen4の進捗やOCuLink/NGFFなどを説明

最後がReduced Powerの話(Photo06)である。Active Powerの削減に関してはある程度どうしようも無いが、Standby Powerの削減はまだ可能性があるということで、まずL1のLink Sub-stateにDeeper sleepに相当するようなstateを追加する他、Link idleの状態の消費電力を更に減らすための仕組みを追加するとしている。こちらの追加スペックに関しても現在30日のMember reviewの最中という話であった。

以上が主な内容であるが、他に質疑応答の中で出てきた話をいくつか。まずGen4のTarget Processに関しては、現時点では明確ではないことが明らかになった。PCI-SIGでは通常、Base Specが固まった時点における「一般的なファウンダリにおける一般的(Mainstream)なプロセス」をTargetとする。要するにTSMCのGプロセスという話だ。ところが今回の場合、2014年～2015年におけるTSMCのMainstream Processがさっぱり判らないという状況である。一般論としては現在28nmが立ち上がっており、次が20nmという話である。DigiTimesの報道によれば、2013年にはFab12がまず20nmの生産を開始し、後追いでFab 14 Phase 5/Phase 6も20nmプロセスの生産を行う。

ここまでは良いのだが(いや実際はこれも結構「?」マークはあるのだが、それはおいておき)、問題はこの次のプロセスである。今年4月にサンノゼで開催されたTSMC 2012 Technology Symposiumの中で、同社COOのShang-Yi Chiang氏が、20nmの次のプロセスはいきなり14nmになるのではなく、16nmもしくは18nmの可能性も検討していると発言している。これは要するにTSMCは14nm世代の露光にEUVを使う予定というか、ArF+液侵のままでは14nm世代の露光が間に合わないという話なのだが、もしEUVのスループットがそれまでにあがらなければ、引き続きArF+液侵を使わざるを得ず、そうなるとプロセスもいきなり14nmに移るのではなく、16nm～18nmあたりで一度クッションを置かざるを得ない、という話である。時期的にはPCIe Gen4のBase Specが出てくるのはまさしく「次がどうなるか」が決まる時期であり、なので現時点では確定していないという話になる訳だ。先にも書いたとおり、Gen4を搭載した量産製品が市場投入されるのは2016～2017年であり、さすがにこの時期に20nmを使うのはちょっと難しい感じはあるが、だからといって現状ではまだ14nmなのか16nm(or 18nm)なのかは決められないので未定、ということらしい。

もう一つがPCIe Gen3のCompliance Testの話。2010年におけるタイムラインでは、本来2011年第3四半期にはGen 3のTest Specificatonがリリースされる予定になっていたが、今もってこれも出ておらず、またCompliance Testも始まっていない。これに関して、Yanes氏によれば「既にTest Specificatonの0.9はリリースされており、現在はFYIのQuiet Periodである。Test Specificatonの1.0は8月にリリースすると『昨日』決まった」と説明があった。ちょっと補足しておくと、Test Specificaton 0.9の段階から、Compliance Workshopでは無償で相互接続性のテストとかTest Specificationに対してのインプリメントの確認を行う事が可能になる。実際は各社ともここにFirst Siliconを持ち込んで相互接続性の確認などを行っている。ただ建前としては、このテストはTest Specificationの確認であり、このためこの時期はTestの詳細とか結果などをおおっぴらにアナウンスすることは出来ない(これが先のQueit Periodである)。これが半年間設けられた後に問題がなしとされると、やっとTest Specificatonが1.0となり、一般公開になる訳だ。このため、Compliance Testそのものは既に行われてきているが、Quiet Periodのためにそれをアナウンスしていなかった、という訳だ。ただそれでも2010年のプランからはほぼ1年遅れている訳で、Gen3の立ち上がり時の混乱の影響は少なくなかったといえる。