米IBMとその共同開発パートナーであるシンガポールCharterd Semiconductor Manufacturingは15日、都内で記者会見を開催し、High-k/メタルゲートを用いた32nmプロセスの性能について説明を行った。同プロセスを採用したデバイスは、2008年第3四半期から3カ月ごとの周期でスタートする"プロトタイプ試作シャトルプログラム"を通じて製造が可能となるとしている。

Charterd Semiconductor Manufacturing Vice President Platform AlliancesのWalter F.Lange氏

90nmプロセス世代以降、SiO2で形成されるゲート絶縁膜はリーク電流が増大するため、膜厚を薄くすることができなかった経緯がある。Charterd Semiconductor ManufacturingのVice President Platform AlliancesであるWalter F.Lange氏は、「これをHigh-kにすることにより、リーク電流が抑えられ、伝統的なスケーリング法に戻ることができるようになる」とHigh-k/メタルゲート導入のメリットを語る。

IBMやCharterdらが開発した"High-k ゲート・ファーストプロセス"は、ゲート絶縁膜として従来用いられてきたSiO2をHf系のHigh-kとメタルゲートに置き換える技術で、「材料のブレークスルーにより一般的な高温処理が可能」(同)なほか、「将来的な技術である22nmプロセスにも対応したスケーラブルなプロセス」(同)であるとしている。

High-k ゲート・ファーストプロセスはシンプルでスケーラブルなプロセス

High-k/メタルゲートを採用した評価は、IBMのイーストフィッシュキル工場で製造されたテストチップを用いて行われた。32nmプロセスを採用して製造された回路は、45nmプロセスを採用した回路と比較して、「最大35%の性能改善が確認されたほか、最大で50%の消費電力低減が確認された」(同)という。

65/32nm Project Leader Technology&Development IBM Systems Technology GroupのAn L. Steegen氏

High-k/メタルゲートを採用した32nmプロセスのトランジスタ性能は、「poly SiONで形成されるゲート絶縁膜に比べ、リーク電流が1/100以下に減少される」(65/32nm Project Leader Technology&Development IBM Systems Technology GroupのAn L. Steegen氏)であり、45nmプロセスにおけるSiONゲート絶縁膜に比べると「pFETで54%、nFETで37%の性能向上が見られる」(同)という。

また、32nmプロセスの回路としてリングオシレータを作成、その性能を45nmプロセスの回路と比較すると、「同じリーク電流の条件でゲート遅延時間が40%改善したほか、同じゲート遅延条件ではリーク電流が1/10に減少した」(同)。

トランジスタレベルではリーク電流を1/100以下に減少

リングオシレータにおける性能比較

さらに、SRAMレベルでの評価では、従来のpoly SiONゲート絶縁膜では、プロセスの微細化に伴い、しきい値電圧(Vt)のばらつきが生じ、低い電圧での動作が難しくなっていた問題を、High-k/メタルゲートに変えることにより反転側容量膜厚(Tinv)を薄くすることができるようになり、動作電圧を低く抑えることが可能となることから、バラつきを40%低減することができ、「これにより低電力駆動が可能な高密度メモリセルの設計ができるようになった」(同)とする。

低消費電力プロセスを用いたベンチマークテストでは、45nm低消費電力プロセス(1.1V)と比較した場合、1.0V駆動時で速度が24%増加、消費電力が40%減少し、0.95V駆動時では速度が18%増加、消費電力が45%減少した。

SRAMレベルではしきい値電圧のばらつきを低減

消費電力性能のベンチマーク

なお、High-k/メタルゲートを採用した32nm低消費電力プロセスについては、4月4日よりハードウェアの評価キットの提供を開始しているほか、9月30日にテープ渡しが行われる最初のシャトル便はすでに予約分で埋まっている状態にあるという。