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imecなど、525℃以下プロセスによる積層型プレーナデバイスの試作に成功

3次元積層構造のTEM断面写真。左がトップデバイスとボトムデバイスがナノレベルの正確なアラインメントで積層されている様子。中央がボトムデバイスへの3次元コンタクト、右がトップデバイスの拡大写真で上からNMOSおよびPMOS (出所:imec)

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