Intelが2024年に導入予定とされるIntel 20Aで、PowerViaと呼ばれる基板裏面から電源を供給する手法を利用するという話は以前公開された通りであるが、今年6月16日から京都で開催される2023 Symposium on VLSI Technology and Circuitsでこの詳細が公開される。これに先立ち、Intelよりこの発表の内容が公開されたので、これを紹介したい。

  • Intel、PowerViaの詳細を説明 - 試作動作に成功、Intel 20Aで実装予定の電源供給技術

従来、LSIの回路はまずシリコンの上に酸化膜を作り、その上にトランジスタ層を構成、更にその上に配線層を積み重ねてゆく構造となるが、この配線層に信号と電源の両方を混在させる格好となる。この信号と電源の配線の混在というのが大問題で、そうでなくても昨今の複雑極まりない信号配線の合間を縫って、大量の電源配線を通さないといけない。勿論ド太い電源配線を通せれば本数は減るが、信号配線が絶望的になる。なので電源配線も細くせざるを得ないが、そうなると必要となる電力を供給するために電源配線の数が猛烈に増えるし、細くなるという事は抵抗が増える＝発熱が増え、電圧降下も起きるということになる。また信号配線を圧迫する(当然遠回りになる)から、今度は信号側のRC遅延も問題になるという訳だ。これを基板の裏側に持ち込めれば、配線の混雑は緩和されるし、電源配線も遥かにド太いものを利用できるから電圧降下なども最小限に抑えられる(Photo01)。

  • Photo01: とはいえこの方法はまだ量産では使われていないから信頼性の問題は当然今後出てくるし、これまでFlip Chip(左側の状況をひっくり返してパッケージに実装する)を使う事でトランジスタ層のすぐ真裏にヒートシンクをあてて冷却できていたのが、今後は電源層経由での放熱になるなど、問題点は幾つかある。

この配線層をどうやって構築するか、についてIntelは既にいくつかの特許(その1、その2)を出願して成立しており、一応やりようがある事は判っている(実際にどの方法を使って構築されるか、に関して今回の発表では言及がない)。またPowerViaをどうトランジスタ層に接続するか、についても幾つか方法があるが、IntelはNano TSVを利用するとしている(Photo02)。

  • Photo02: 一番左が従来型。中央はM0を使って電源も供給するという方式で、従来の設計と互換性が高い一方で、M0の混雑緩和には役に立たない。Intelの手法は一番効率は良いが、さて。

ところで今回の発表だが、本来PowerViaはIntel 20A世代での導入であるが、これに先立ちIntel 4にPowerViaを組み合わせるという試作を行い、これの動作を報告するものとなる(Photo03)。テストチップは4つのE-Coreを含むダイを2つ組み合わせたもの(Photo04)で、凡そ3か月で設計出来たとしている。そのIntel 4+PowerViaの断面図がこちら(Photo05)。トランジスタ層に細かくNanoViaが突き刺さっているのが判る。

  • Photo03: このFinFET+PowerViaという構成はあくまでも社内の評価用で、これを利用した量産は行わないとの事。

  • Photo04: E-Core×4の面積そのものは3.5mm×3.5mm程度。右半分は測定やデバッグ用のものと思われる(L3には見えない)。

  • Photo05: 直下の電源の配線層もかなり太く、RC Dropを抑える効果が大きそうである。

今回の試作の結果をまとめたのがこちら(Photo06)。性能改善やVoltage Dropの3割削減(ということは、当然この分の消費電力削減)、PowerViaに起因する信頼性ルールの違反0などと、今のところ順調である事が示されている。また放熱についても、予定通りの結果になっておりテストチップでも順調であるとされているが、そもそもテストチップがE-Coreベースというあたりはちょっとまだ不安が残るところである。

  • Photo06: 6%の性能向上と30%以上のIR Droop削減、Standard Cell Libraryの利用効率90%など、見た目には非常に良い結果になったとしている。

さて、まず設計段階におけるPowerViaの効果がこちら(Photo07)。まず配線長で言えば、M0～M4、つまり一番トランジスタ層に近いところは元々配線が緻密という事もあり1割程度の縮小に留まっているが、M5～M8では12%、M9以上は41%の短縮が実現している。またViaの数は、v0～v3はV0にNanoViaを大量にばらまく関係か2%ほど増えているが、v4～v7は19%、v8以上は51%もの削減に繋がっており、トータルとしては配線がかなり楽になった、と考えられる。もっともM9以上の配線やv8以上のVIAに関しては、そもそも電源配線が無くなった事が大きいともいえるのだが。ただ、では信号層に関してどの程度の層で配線が完結するかを示したのがこちら(Photo08)。例えばM4層で言えば、Intel 4のままだとM4層までで完結する配線が全体の73%だったのに対し、Intel 4+PowerViaだとこれが80%まで上がっているとなる。EDAツールとの親和性も良く、より早く配線が収束する＝より最適化の時間を長くとれる、としている。また領域の利用率も向上しており(Photo09)、密度の高いところでは95%もの利用効率となっているとしている。

  • Photo07: 左は配線長の合計、右はViaの数である。どちらも小さければ小さいほど好ましいことになる。

  • Photo08: M3/M4層あたりが一番差が大きくなっている。またM2に関しては、むしろPowerViaを使った方が厳しい、というのはちょっと意外だった。

  • Photo09: 黄色は概ね90%以上の利用率で、黒い部分が未使用領域である。

この高密度を達成できた理由は、電源のViaがNanoViaとしてトランジスタの脇から供給されるので、Finの数を減らせたことである。結果、セルライブラリの高さを480nmから420nmに減らす事に成功している。配線層は14層に減っているが、裏面の電源層が4層なのでトータルでは18層という計算になるが、逆に言えば表面は信号の配線だけに14層を使える計算になる。

  • Photo10: あと何気にM0のPitchが30nm→36nmに大型化しているのも特徴的である。これでも十分間に合うという訳だ。

さて、ここからは実際のSiliconでの結果である。Photo11の結果はPhoto06にも出て来た話だが、電圧降下は3割抑えられ、Fmaxが6%向上している。こちらをもう少しBreak Downしたのがこちら(Photo12)。SHMOO(左側)の結果を見ると、3GHz以上は大分頭打ちになってる感がある。恐らくPowerVia無しだと2.8GHzあたりの動作に留まっているのが3GHzまで伸びたという感じだろう。IR Droopの方は注意書きにもあるように、4つのE-Coreが完全には同一ではない(PowerViaありの方は完全に同一)のが多少影響しているようだが、平均100mV程度のDroopが60～80mV程度まで抑えられていることが判る(これはこれで、実際に製品に応用する場合にはTurbo Boost Maxで利用するコアの選択に関係してきそうだ)。

ちなみにIR Droop削減による性能向上というのは必ずしも均一ではない様で、効果のある回路と無い回路の差が結構大きいのが判る(Photo13)。

  • Photo11: IR Droopの方は、これにより消費電力がどの程度削減できたのかの定量的な効果が不明だが、Fmaxの向上は判りやすい。

  • Photo12: こうしてみると、30%のDroop削減というのは全体としての平均値であることが判る。

  • Photo13: A～Yは回路ブロックのパターン(例えばLatchだとかAdderとかそういう分類)。ものによっては、PowerViaを入れるとむしろ動作周波数が上がらないもの(Block BやS)もあるのが興味深い。

Photo14は温度特性で、縦軸が温度、横軸が消費電力で、概ねPowerViaなしのIntel 4の場合と変わらない直線上にプロットされているのが判る。少なくともE-Coreの動作には問題ないのは間違いなさそうだ。

  • Photo14: DOEはDesign of Experienceの略。全体の3割ほどが熱を逃がすための設計になっている、との事だ。

またYieldは、概ねIntel 4の2Q遅れと言う程度であり、初期はかなり高かったものが、現在では2022年Q3あたりのIntel 4と同等とされているのが判る(Photo15)。

  • Photo15: 間接的ではあるものの、Intel 4のYield Curveが出て来たのはこれが最初であり、その意味でも画期的ではある。問題は縦軸がどの程度なのか、という点だが。

今回の発表は、あくまでIntel 20Aで導入されるPowerViaを、Intel 20AというかRibbonFETに先駆けて実装することで、Intel 20Aの導入をスムーズにしようという試みであり、評価としては非常にうまく行った、という結果になっている(Photo16)。勿論Intel 4とIntel 20Aでは色々パラメータが異なるから、今回の構造をそのまま導入という訳には行かないのだろうが、そうでなくても不確定要素の高いIntel 20Aのうち、少なくともPowerViaに関しては技術的な面でまさしく"De-risk"を達成したと言えるだろう。

  • Photo16: あくまで"De-risk"(リスクを減らす)であるのはまぁ仕方がない事。今回は省いたが、デバッグに関しての技法もうまく行ったとしている。