IDFに先立つ2月11日、Intelは32nmプロセスに関してプレスリリースと共に、詳細をWebで公開し、またStephen L. Smith氏(Vice President, Director of Group Operations, Digital Enterprise Group)による電話会議が行われた。この時の趣旨は、当初Lynnfield/Clarksfieldを45nmのNehalemベースのコア+45nmのGPUコアによるMCPで構成する筈だったのを変更し、CPUコアを32nmのWestmereベースに切り替える(GPUは45nmのまま)という話である。これはYoichi Yamashita氏の記事にまとめられている通りだが、ちょっとこちらの話と、今回の基調講演のもう一つのネタを絡めて分析してみたい。

Clarkdale/Arrendaleの構成は、CPUとGPUの2ダイによるMCMである。これがどういうパーティショニングになっているか、に関して公式にはこのプレゼンテーション(Photo08)が唯一の情報である。と言う事で、以下筆者の考察である。

Photo08: これは以前のIDFでも公開されていたもの。問題は、右側の構成でIMC(Integrated Memory Controller)がCPUとGPUのどっちに入っているかだ。

Nehalem/Nehalem-EPの内部構成は、大雑把に図1の様になっている。これは別に珍しいものではない。デスクトップ向けのNehalemはQPIを1ポートDisableとしておき、サーバ向けのNehalem-EPはQPIを2ポートともEnableにするという話だ。

ではClarkdale/Arrendaleは? というと、筆者は図2の様に考えている。左側がCPUのダイで、CPU Coreと共有L3キャッシュ、QPIのみを持つ。反対側はGPUのダイで、いわゆるNorth Bridge Functionを丸ごと＋GPUという構成だ。

Memory ControllerがCPUダイにあるかGPUダイにあるかは微妙な問題だが、CPUダイ側に置かれると、まずQPI経由でアクセスするためにLatencyが増える上、CPUコアからのMemory Accessの合間を縫ってMemoryにAccessすることになる。これは特にGPUが定期的に画面を更新する(要するに画面のRefresh Rateにあわせて1画面分のデータをMemoryから読み出し、Analog RGBなりDVI/HDMIなり経由でDisplayに送り出す)処理が入るため、タイミング調整が非常に難しい。実際、CPU側にMemory Controllerを搭載するAthlon 64やこれに続く製品の場合、グラフィック統合チップセットがなかなか出てこなかったり、未だにLFB(Local Frame Buffer)をオプションで搭載できたりするのはこのあたりが大きな要因となっている。そうした技術的難易度の高い構成に、最初からIntelが挑戦するとは考えにくい。そうでなくてもCPUとGPUのMCMは難易度が高いからだ。

もう一つの疑問は、GPUがQPIで繋がるか、PCIeで繋がるかである。ただ、Clarkdale/Arrendaleが「内蔵グラフィックか、外部のグラフィックをPCIeで接続することを考えると、QPIで繋ぐメリットは殆どなくなる。なので、ここはPCIeで繋ぐと考えていいだろう。こうなると、従来のMCHというかGMCHをそのまま踏襲するような構造になるわけだ。