ISSCC 2010 - 富士通が高速通信用ICや高信頼性MRAM技術などを発表

富士通研究所は2009年2月7日から米サンフランシスコで開催されている半導体国際会議である「ISSCC(The International Solid-State Circuits Conference)」で5つの成果発表を行った。

このうち3つが富士通研究所が主著、2つがトロント大学との共同発表(トロント大が主著)である。これに伴い、発表内容のうち、4つについて都内において概要の発表を行った。今回発表したのは、(1)新方式の5Gbps高速送受信IC、(2)地上波デジタルTV放送受信チューナ周波数シンセサイザの小型化技術、(3)スピン注入型MRAMの高信頼性読み出し方式、(4)高電力効率A/D変換器、の4点。

以下にそれぞれの解説を行う。

1. 新方式の5Gbps高速送受信IC

同研究はトロント大学と共同で行ったもの。Gbpsレベルの高速有線データ通信で使用する送受信ICの完全デジタル化を実現している。完全デジタル化することにより、信号の伝送距離や振幅の大きさといった特性に合わせた回路の最適化を自動的に行うことができるようになるため、1つの回路をさまざまな用途に使用できるようになる。これにより、開発期間を従来比で約1/2に削減できるようになるという。

このデジタル化を実現するために、以下のような技術開発を行った。

1. 信号判定のタイミングを自動的に調整(CDR:Clock and Data Recovery)

データ通信時に発生する入力信号の時間方向の揺らぎ量を検出し、その結果に応じて受信信号である「0」「1」の判定タイミングを自動的に調整する。これにより正しい受信を可能にする。データ通信は、高速化によって揺らぎ量も増えるため、この技術は正しくデータのやりとりをするために必要となる。

今回は新アルゴリズムを開発、信号判定のタイミング調整を完全にデジタル化することに成功した。さらにアナログ回路によるタイミング調整が不要になることから、小型化にも効果がある。

2. 信号品質の劣化を自動的に補償

ケーブルを伝わった信号は、ケーブルの特性により受信波形が劣化するが、この劣化を検出、波形を自動的に補償する技術を開発した。この処理は高度な信号処理が必要になることから、アナログ処理では困難であった。今回、適応などの信号処理により完全デジタル化することで、自動補償を実現した。

また、今回の開発には65nmプロセスを利用している。

2. 地上波デジタルTV放送受信チューナー波数シンセサイザの小型化技術

今回、テレビ放送受信チューナー用の周波数シンセサイザについて、地上デジタルテレビ放送向けに回路を工夫することによって、回路自身の面積を従来に比べて1/3に小型化し、外付部品を不要とすることに成功した。

シンセサイザは、視聴者が望む周波数チャネルの情報を受信するため、その周波数に対応したクロックを生成する回路。現在はΔΣ型変調器を採用した小数逓倍方式が主流だが、ノイズが出やすいため、非常に大きな外付けフィルタ回路が必要であり、小型化が難しく、コスト増にもつながっていた。

地上デジタルテレビ放送では、放送の帯域幅6MHzを14のセグメント(テレビのチャネル12個＋ワンセグ1個＋空き1個)として利用していることから、「14分の6」＝「7分の3」MHzの間隔でチャンネルが並んでおり、「7分の3」MHz間隔のクロックを生成することができれば、すべてのチャネルを受信することが可能になる。今回、地上デジタルテレビ放送受信用途に特化することで、周波数分解能の小数部分を1/7ごとに限定した。

これにより、発生するノイズを7分の1MHzずつの特定箇所に限定化した循環レジスタ型変調器の採用が可能になった。さらに、制御部分を7列並列化し、ノイズ除去のフィルタ1個ずつの容量が少なく、小型フィルタ回路により、ノイズのみを除去可能な構成を実現した。

今回の試作チップは65nm CMOSプロセスで作られており、出力周波数が90-108MHz(ラジオ帯)、170-220MHz(データ放送帯)、470-770MHz(TV帯)、周波数分解能はラジオ帯が1/42MHz、データ放送帯が1/21MHz、TV帯が1/7MHz、入力周波数が32MHzとなっている。チップサイズも0.3mm²にまで小型化している。

3. スピン注入型MRAMの高信頼性読み出し方式

本成果もトロント大と共同で行ったもの。スピン注入型MRAMについて、誤書き込みが発生しない高信頼な読み出し方式を開発した。

スピン注入型MRAMは、MTJ素子などの磁性材料に電流を流すことで磁化の方向が反転する現象を利用した記憶素子。読み出し時には、磁性材料に電圧をかけ、流れる電流によって素子の抵抗値が高い("1")か、低い("0")かを調べる。この高低を正しく判定するためには、素子に高い電圧をかける必要があるが、この電圧によって流れる書き込み電流と読み出し時電流の差が小さいことや、MRAMの素子特性に関わる記録部の大きさのバラつきなどによって、読み出すつもりで流した電流によって磁化の方向が反転する誤書き込みが発生、課題となっていた。

この問題を解決するため、MTJ素子に対して、素子の高抵抗値と低抵抗値の中間の値の負性抵抗を並列に接続した新回路を採用した新読み出し方式を開発した。この回路は、MTJ素子が高抵抗の場合には負性抵抗としての特性を示し、低抵抗の場合には通常の抵抗としての特性を示す。この特性によって、従来よりも低い電圧で抵抗の値を読み出すことが可能になり、読み出し時に磁化の方向が反転しないように制御することができる。これにより、誤書き込みを防止することができるようになった。

今回、実際に0.13μm CMOSに、スピン注入型MRAM回路を混載して、メモリ回路動作を実証している。

4. 高電力効率A/D変換器

今回、逐次比較型方式のA/Dコンバータ(ADC)について、素子特性のバラつきを検出して自動的に補正することで、従来のパイプライン型方式のADCと同等の性能を出しながらも、消費電力とADC本体の面積をともに約1/10にすることに成功した。

パイプライン型方式では変換速度、分解能は高いため、TV、デジタルカメラ、携帯電話、WiMAXなどのアプリケーションで幅広く使用されている。信号を増幅するためアンプを利用したを使用しているため、消費電力も大きく、回路サイズも大きくなる。また、パイプライン型で使用するアンプはアナログ回路であるため、プロセスの微細化に伴って設計が困難になってきている。

一方で、制御センサなどの用途に使われている逐次比較型方式のADCは、アンプを利用しないことから低消費電力・小型化が可能であり、微細化プロセスにも向くという長所を持つ。しかし、製造時の素子特性のバラつきにより高速化が難しい方式。これまでは10MSps以下の比較的低速領域で使われてきた。

今回、素子特性のバラつきの誤差や温度や電源電圧の変化を、内部でデジタル的に検出して自動的に補正する、デジタルアシスト技術を開発することにより、従来は精度確保のために必要とされている一定値以上の素子サイズで設計する制約がなくなり、小型化が可能になった。この技術を逐次比較型ADCに適用することで、変換速度50MSps、消費電力0.82mW、チップサイズ0.04mm²を実現、消費電力を約90%削減、ADC本体の面積を約1/10にすることに成功した。