【レポート】

HOT CHIPS 20 - 富士通の次世代SPARC64チップ「Venus」は8コア

2 富士通SPARC64 VIIの発表

 
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Server Chipsセッションでは、Intelに続いて富士通の丸山氏によるSPARC64 VIIの発表が行われた。

SPARC64 VIIについて発表する富士通の丸山氏

富士通のSPARC64 VIIは、Tukwilaと同じ65nmプロセスで製造され、4コアを搭載するサーバ用のCPUである。チップサイズは約424平方mmで、700平方mmに迫るTukwilaと比較するとかなり小さい。但し、Tukwilaは24MBのL3キャッシュを積んでいるのに対して、SPARC64 VIIの最終キャッシュであるL2キャッシュは6MBであるので、このチップサイズの違いの大部分はキャッシュの面積である。

Tukwilaは前述のように、サンプルは出来ているものの、まだ、正式出荷はされていないが、この富士通のSPARC64 VIIは、Sunとの共同開発のSPARC Enterpriseサーバに搭載されて出荷が始まっており、一歩、先行している。

SPARC64 VIIも、その設計は前世代のSPARC64 VIの設計を継承しているが、前世代が2コアであったのを4コアに倍増し、更に、マルチスレッドをVertical Multi-Threading(VMT)からSimultaneous Multi-Threading(SMT)に粒度を細分化して効率を上げている。なお、TukwilaのHyperThreadingはVMTである。また、科学技術計算むけにコア間でのOpenMP並列化の効率を改善するため、ハードウェアバリア機構を追加している。これにより、コア間の同期に必要な時間は60nsに短縮され、ソフトウェアでバリアを実現する場合に比べて1/10になったという。

そして、SPARC64 VIIも高度なRASを売り物にするプロセサである。従来から、大小を問わず全部のSRAMアレイはECCや、パリティーによるエラー検出と回復により1ビットエラーの訂正機能を備え、論理回路のエラーもパリティー等で検出して命令リトライで回復を図るという機能をもっていたが、アーキテクチャレジスタがエラーすると、検出はできるものの回復は出来なかった。今回は、SPARCのレジスタウインドウアーキテクチャのためにビット数の多い整数レジスタファイルにECCを付け、この部分のエラーから回復できるようにして、耐エラー性を改善した。

チップのフロアプランの図に、1ビットエラーの訂正可能な部分、1ビットエラーが回復でき動作に影響がない部分、1ビットエラーが検出できる部分と色分けして表示した図を見せたが、カバーされてない部分の割合は非常に少ない感じであった。学会発表としては数字で出してもらいたいところであるが、マーケティングトークとしてはこの様な色分け図は、分かりやすい。

SPARC64 VIIプロセサの耐エラー性の図。(出典:富士通のウェブサイト)

また、丸山氏は、最後に予稿集には入っていないオマケスライドとしてVenusというコードネームで開発中の次世代チップの概要を公開した。それによると、Venusは8コアを集積し、メモリコントローラもCPUチップに搭載するペタスケールコンピューティングサーバ向けのCPUである。そして、プロセサコアは、SPARC V9仕様にHPC-ACEと呼ぶSIMD拡張仕様を追加した命令アーキテクチャを持ち、ソケットあたりの演算性能は128GFlopsになるという。

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インデックス

目次
(1) Tukwilaのシステムインタフェース部では99%がDICEラッチ
(2) 富士通SPARC64 VIIの発表
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