富士通研究所は6月13日、次世代サーバに搭載されるCPUなどのチップ間データ通信において、56Gbpsの高速データを受信できる回路を開発したと発表した。
近年、CPU性能の向上に加え、CPUを多数接続した大規模システムも構築されており、CPUが搭載された筐体内や筐体間でやり取りするデータ量は増加傾向にある。これに対応するため、現在のサーバでは、データ通信速度が数Gbpsから十数Gbpsへと高速化されている。しかし今後、データ処理量が急激に増加すると予想されており、次世代の高性能サーバに向け、現行の2倍の高速化に当たる56Gbpsの通信速度への期待が高まっている。また、筐体間の光伝送などで用いられる光モジュールの通信速度についても、OIF(Optical Internetworking Forum)にて56Gbpsの標準化が進んでいる。
受信回路の高速化には、劣化した入力信号波形を補償する回路であるDFE(Decision Feedback Equalizer)の処理能力向上が有効という。DFEの基本的な考え方は、1ビット前のビット値に応じた入力信号を補正し入力信号の変化を強調するというものだが、実際の回路設計ではあらかじめ補正した候補を2つ用意しておきビット値に応じて選択するという動作になる。補正は、例えば、1ビット前が0の場合、入力信号にプラス方向の補正(加算)することで0から1への変化を強調し、1ビット前が1の場合、入力信号をマイナス方向に補正(減算)することで1から0への変化を強調する。0が続く場合には、プラス方向の補正により信号のレベルは上がるが、1/0判定回路の判定レベルを超えないため問題にならない。
56Gbpsの通常の回路設計でDFEは16個を連結させて使用するが、例えば4個の場合は、1/4の周波数で動作させる。したがって、28Gbpsで4個の場合、1/4の周期は142ピコ秒となり、この時間内に4ビット分の補正をすべて完了することができた。しかし、56Gbpsの場合、1/4の周期は71ピコ秒となり、半分の2ビット分の補正までしか収めることができず、タイミングエラーとなっていた。
今回、1ビット前の選択結果から得られる候補2つをあらかじめ計算しておき、2ビット前のビット値が決定すると1ビット前のビット値と現在のビット値が同時に決定することで並列処理が可能な先読み方式を新たに考案し、これにより演算時間を短縮させ、56Gbpsで動作する受信回路の開発に成功した。
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新技術の先読み方式の原理。従来方式では、1ビット前の選択回路の結果(A)は、2ビット前の選択回路の結果(B)と1ビット前の選択回路の入力信号(+/-補正データ)(c)の組み合わせ回路で実現されている。先読み方式では、1ビット前の選択回路の入力信号(+/-補正データ)(D)と現在の選択回路の入力信号(+/-補正データ)(E)を先に先読み回路で組み合わせて選択回路の候補をあらかじめ算出しておく。こうすることで、1ビット前の選択回路の結果を使わずに、2ビット前の選択回路の結果のみで従来方式と同じ機能が実現できる |
保持回路による先読み処理の並列化。DFEの1ビットおきに適用した複数の先読み回路は、独立に動作可能である。今回、選択回路と先読み回路の間に保持回路を挿入し、各保持回路の入出力を同期させることで、並列処理を可能にした。先読み回路の演算時間は、選択器の選択時間とほぼ同じであるため、全体の演算時間は2ビット前のデータから決定する選択器の数に依存し、4ビット構成の場合2となる。これにより、56Gbpsの1/4周期である71ピコ秒に演算を収めることができる。その結果、従来の2倍の通信速度である56Gbpsでのデータ受信が可能となった |
同技術により、次世代サーバやスーパーコンピュータ内において、CPUの性能が倍になっても、ピン数を増やすことなくCPU間通信を広帯域化することができ、CPUを多数接続した大規模システムでの性能向上に大きく貢献することが期待される。今後は、開発した技術をCPUや光モジュールのインタフェース部などに適用し、2016年度の実用化を目指す。さらに、次世代サーバやスーパーコンピュータなどの製品への適用も検討していくとコメントしている。
