エルピーダメモリは6日、従来の65nmプロセス品と比べ、300mmウェハ上のチップの取れ数が約20%向上した第2世代65nmプロセス採用1GビットDDR2 SDRAMシュリンク版の開発を完了したことを発表した。同製品は、年内の同社広島工場ならびにRexchip Electronics、Powerchip Semiconductor(PSC)で量産開始される予定。

左から従来版の65nmプロセス品、65nmシュリンク品、試作中の50nmプロセス品(レイアウト図)

同製品は、第1世代の65nmプロセス品に回路設計や配線設計の最適化を行った新アーキテクチャを導入することで、チップサイズの縮小を実現している。プロセス自体は65nmのままのため、歩留まり的にも問題はないとしており、取れ数増大によるコスト削減効果が見込まれるとしている。そのため、50nmプロセスへの微細化で想定される設備投資などのウェハあたりのコスト増と比較すると、チップコストでは競合の50nmプロセス品と遜色のないコスト競争力を実現できるとしている。

なお、同社の50nmプロセス品の開発は、現在最終段階にきており、予定通り2008年11月中に開発を完了させ、2009年第1四半期(2009年1-3月期)中の量産開始を予定しているが、早ければ年内の量産開始もあり得るという。

この50nmプロセス品は、チップサイズが40mm²以下となり、今回開発された65nmシュリンク版と比較して、生産性がさらに約50%向上することが見込まれている。